JPH02159751A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH02159751A JPH02159751A JP63313960A JP31396088A JPH02159751A JP H02159751 A JPH02159751 A JP H02159751A JP 63313960 A JP63313960 A JP 63313960A JP 31396088 A JP31396088 A JP 31396088A JP H02159751 A JPH02159751 A JP H02159751A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- pins
- holes
- bonding
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体パッケージに関する。
（従来の技術）
従来、半導体パッケージは、チップを外部環境から保護
したり、チップのハンドリングを可能にしたりという基
本的な機能を満たしていればよかった。
したり、チップのハンドリングを可能にしたりという基
本的な機能を満たしていればよかった。
これに対して最近は、ＬＳＩチップの高集積化と高速化
、加えて電子装置を小型で高機能にする目的から実装の
高密度化か進み、１チツプが有する機能数の増加に伴っ
て、それぞれの機能に対する入出力用のリードピン数も
増加している。
、加えて電子装置を小型で高機能にする目的から実装の
高密度化か進み、１チツプが有する機能数の増加に伴っ
て、それぞれの機能に対する入出力用のリードピン数も
増加している。
そして、実装の高密度化を図るために、半導体素子を塔
載するセラミックス基板は多層化が進んでいる。
載するセラミックス基板は多層化が進んでいる。
多層基板の場合、半導体素子とリードピンとはセラミッ
クス基板の内部に形成されたスルーホルを介して電気的
に接続されている。
クス基板の内部に形成されたスルーホルを介して電気的
に接続されている。
このような多層基板は、セラミックスグリーンシートに
内部配線用のスルーホールを形成し、タングステンやモ
リブデンなどの導体ペーストをグリーンシート表面およ
びスルーホール内に印刷法を用いて塗布したり、スルー
ホール内には圧入法によって導体ペーストを充填するこ
とによって作製されている。
内部配線用のスルーホールを形成し、タングステンやモ
リブデンなどの導体ペーストをグリーンシート表面およ
びスルーホール内に印刷法を用いて塗布したり、スルー
ホール内には圧入法によって導体ペーストを充填するこ
とによって作製されている。
また、半導体パッケージと外界とをつなぐ役割を持つリ
ードピンは、あらかじめリードピンに対応するリードパ
ッドを設けたセラミックス基板を用いて、互いに対応す
るリードピンとリートパッドとを位置合わせした後、ろ
う付けなとにより、接合されている。
ードピンは、あらかじめリードピンに対応するリードパ
ッドを設けたセラミックス基板を用いて、互いに対応す
るリードピンとリートパッドとを位置合わせした後、ろ
う付けなとにより、接合されている。
そして、リードパッドは上述したようなスルーホールの
同一中心上に設けられ、リードピンはスルーホールと重
なる位置に接合されていた。
同一中心上に設けられ、リードピンはスルーホールと重
なる位置に接合されていた。
（発明か解決しようとする課題）
しかしながら、ＩＣの高集積化に伴い、セラミックス多
層基板の配線パターンが複雑化し、スルーホールの径か
小さくなるとともに、形成されるスルーホールの数も多
くなってきている。
層基板の配線パターンが複雑化し、スルーホールの径か
小さくなるとともに、形成されるスルーホールの数も多
くなってきている。
このため、スルーホールへの導体ペーストの充填が困難
になってきており、多数のスルーホールにおいては導体
ペーストの充填量か均一にならないという問題や、セラ
ミックスの焼成時において、セラミックスと導体ペース
トとの収縮量の差から、スルーホールに空孔や突起部か
生しるという問題があった。
になってきており、多数のスルーホールにおいては導体
ペーストの充填量か均一にならないという問題や、セラ
ミックスの焼成時において、セラミックスと導体ペース
トとの収縮量の差から、スルーホールに空孔や突起部か
生しるという問題があった。
これによって、スルーホール上に設けられているリード
パッドが凹凸状となり、このリードパッド上に接合され
るリードピンは必然的に不安定な接合強度しか持ち得な
くなる。
パッドが凹凸状となり、このリードパッド上に接合され
るリードピンは必然的に不安定な接合強度しか持ち得な
くなる。
このようなリートピンの接合強度の不足やばらつきは、
歩留りを低下させ、コストアップの原因となっていた。
歩留りを低下させ、コストアップの原因となっていた。
本発明はこのような問題に対処するためになされたもの
で、リードピンの接合強度を向上させ、信頼性の高い半
導体パッケージを提供することを目的とする。
で、リードピンの接合強度を向上させ、信頼性の高い半
導体パッケージを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
すなわち本発明は、スルーホールが形成されているセラ
ミックス基板と、このセラミックス基板上に塔載された
半導体素子と、前記スルーホールを介して前記半導体素
子と電気的に接続されたリートパッドと、前記リードパ
ッド上に接合されたリードピンとを有する半導体パッケ
ージにおいて、前記スルーホールが、前記リードピンの
接合位置を除いた部分に形成されていることを特徴とす
る半導体パッケージである。
ミックス基板と、このセラミックス基板上に塔載された
半導体素子と、前記スルーホールを介して前記半導体素
子と電気的に接続されたリートパッドと、前記リードパ
ッド上に接合されたリードピンとを有する半導体パッケ
ージにおいて、前記スルーホールが、前記リードピンの
接合位置を除いた部分に形成されていることを特徴とす
る半導体パッケージである。
（作 用）
本発明の半導体パッケージによれば、セラミックス基板
上にリードバント′を介してリードピンを接合する際、
上記セラミックス基数に形成されているスルーホールの
位置を除いた部分に上記リドピンか接合されているため
、焼成時に生しるスルーホールおよびリードバットの形
状不良の影響がリードピンの接合位置にまで及ぶことか
ない。
上にリードバント′を介してリードピンを接合する際、
上記セラミックス基数に形成されているスルーホールの
位置を除いた部分に上記リドピンか接合されているため
、焼成時に生しるスルーホールおよびリードバットの形
状不良の影響がリードピンの接合位置にまで及ぶことか
ない。
したがって、リートパッド上に塗布するろう付は用のろ
う材の厚さを均一にすることができ、リドピンの接合強
度を向上させることができる。
う材の厚さを均一にすることができ、リドピンの接合強
度を向上させることができる。
また、リードピンの接合位置が安定しているため、接合
強度のばらつきをなくし、多数のリードピンを均一な状
態で接合することが可能となる。
強度のばらつきをなくし、多数のリードピンを均一な状
態で接合することが可能となる。
そして、リードピンの接合強度を改善することによって
、得られる半導体パッケージの信頼性を向上させること
ができる。
、得られる半導体パッケージの信頼性を向上させること
ができる。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
実施例
第１図は本発明の一実施例の半導体パッケージの断面を
示す図で、半導体素子〕を塔載したセラミックス基板２
上には、導体パターン３が形成されており、この導体パ
ターン３と上記半導体素子］とはボンディングワイヤー
４によって電気的に接続されている。
示す図で、半導体素子〕を塔載したセラミックス基板２
上には、導体パターン３が形成されており、この導体パ
ターン３と上記半導体素子］とはボンディングワイヤー
４によって電気的に接続されている。
また、セラミックス基板２の内部には内部配線用のスル
ーホール５が形成されている。
ーホール５が形成されている。
そして、セラミックス基板２の素子塔載面と反する面に
はスルーホール５の形成位置とリードピン８の接合位置
が重ならないようにリードパッド６が形成され、このリ
ードパッド６上に銀ろう７を用いてリードピン８がろう
付けされている。
はスルーホール５の形成位置とリードピン８の接合位置
が重ならないようにリードパッド６が形成され、このリ
ードパッド６上に銀ろう７を用いてリードピン８がろう
付けされている。
第２図は、第１図に示した半導体パッケージのリードピ
ン接合位置とスルーホール形成位置との相対関係を示し
たもので、第１図と同一部分には同−符号か付しである
。
ン接合位置とスルーホール形成位置との相対関係を示し
たもので、第１図と同一部分には同−符号か付しである
。
第２図は、スルーホールがリードパッドの外周上に形成
されている例であるが、第３図のようにスルーホールが
リードバットの円周外部に形成されていてもよい。
されている例であるが、第３図のようにスルーホールが
リードバットの円周外部に形成されていてもよい。
そして上記リードピン８は、スルーホール５を介して半
導体素子１の電極と電気的に接続されている。
導体素子１の電極と電気的に接続されている。
このような構成の半導体パッケージの作製は、以下のよ
うにして行う。
うにして行う。
ます、たとえば窒化アルミニウムのグリーンシトに内部
配線用のスルーホールを設け、クリンンート表面および
スルーホール内にタングステンを主成分とする導体ペー
ストを印刷、充填する。
配線用のスルーホールを設け、クリンンート表面および
スルーホール内にタングステンを主成分とする導体ペー
ストを印刷、充填する。
そして、上述したグリーンシトを熱圧着によって積層し
、多層構造とする。
、多層構造とする。
その後、スルーホールの形成位置とリートピンの接合位
置が重ならないように、リードバット用の導体ペースト
を所定のパターン状に塗布し、窒素雰囲気中で焼成する
。
置が重ならないように、リードバット用の導体ペースト
を所定のパターン状に塗布し、窒素雰囲気中で焼成する
。
続いて、たとえば水素−窒素フォーミングカス中、８１
０℃で、リードピンをリードパッド上に銀ろうを用いて
ろう付けし、必要に応じて外部導体パターン上に金メツ
キを施し、所望の半導体パッケージを得る。
０℃で、リードピンをリードパッド上に銀ろうを用いて
ろう付けし、必要に応じて外部導体パターン上に金メツ
キを施し、所望の半導体パッケージを得る。
さらに、接合後のリードピンについて、セラミックス基
板表面に対して４５度方向に引張強度試験を行い、接合
強度を測定した。
板表面に対して４５度方向に引張強度試験を行い、接合
強度を測定した。
その結果、破断はすべてリートピン自身の軸部からの破
断てあり、リードバットとリードピンとの接合部での破
断はみられなかった。
断てあり、リードバットとリードピンとの接合部での破
断はみられなかった。
比較例
第４図は、従来の半導体パッケージの断面を示す図で、
第１図に示した本発明の半導体パツケジと同一部分には
同一符号が付しである。
第１図に示した本発明の半導体パツケジと同一部分には
同一符号が付しである。
半導体素子１を塔載したセラミックス基板２上には、導
体パターン３が形成されており、この導体パターン３と
上記半導体素子１とはボンディングワイヤー４によって
電気的に接続されている。
体パターン３が形成されており、この導体パターン３と
上記半導体素子１とはボンディングワイヤー４によって
電気的に接続されている。
また、セラミックス基板２の内部には内部配線用のスル
ーホール５が形成されている。
ーホール５が形成されている。
そして、セラミックス基板２の素子塔載面と反する面に
はスルーホール５の形成位置と対応するようにリードパ
ッド６が形成され、このリードパッド６上に、銀ろう７
を用いて、リードピン８かスルーホール５と重なる位置
にろう付けされている。
はスルーホール５の形成位置と対応するようにリードパ
ッド６が形成され、このリードパッド６上に、銀ろう７
を用いて、リードピン８かスルーホール５と重なる位置
にろう付けされている。
そして上記リードピン８は、スルーホール５を介して半
導体素子１の電極と電気的に接続されている。
導体素子１の電極と電気的に接続されている。
このような構成の半導体パッケージの作製は、実施例と
同一条件で行った。
同一条件で行った。
さらに、接合後のリードピンについて実施例と同一条件
で引張強度試験を行い、接合強度を測定した。
で引張強度試験を行い、接合強度を測定した。
その結果、リードパッドとリードピンとの接合部での破
断が多数発生した。
断が多数発生した。
これらの結果から明らかなように、スルーホルの形成さ
れている位置を除いた部分にリードピンを接合すること
によって、リードピンの接合部度を向上させ、接合状態
のばらつきをなくすことができた。
れている位置を除いた部分にリードピンを接合すること
によって、リードピンの接合部度を向上させ、接合状態
のばらつきをなくすことができた。
［発明の効果］
以上説明したように、本発明の半導体パッケージは、ス
ルーホールの形成位置を除いた部分にリドピンか接合さ
れているため、焼成時に生じるスルーホールおよびリー
ドパッドの形状不良の影響がリードピンの接合位置にま
で及ぶことがなく、リードピンの接合位置が安定する。
ルーホールの形成位置を除いた部分にリドピンか接合さ
れているため、焼成時に生じるスルーホールおよびリー
ドパッドの形状不良の影響がリードピンの接合位置にま
で及ぶことがなく、リードピンの接合位置が安定する。
したかって、リードピンの接合強度を向上させるととも
に、接合強度のばらつきをなくし、多数のリードピンを
均一な状態で接合することが可能となる。
に、接合強度のばらつきをなくし、多数のリードピンを
均一な状態で接合することが可能となる。
そして、リードピンの接合強度を改善することによって
コストダウンを図ることかでき、信頼性の高い半導体パ
ッケージを得ることができる。
コストダウンを図ることかでき、信頼性の高い半導体パ
ッケージを得ることができる。
第１図は本発明の一実施例の半導体パッケージを示す断
面図、第２図および第３図は本発明の半導体パッケージ
におけるリードピンとスルーホルとの相対的位置関係を
示す図、第４図は従来の半導体パッケージを示す断面図
である。 １・・・・・・・・・半導体素子 ２・・・・・・・・・セラミックス基板３・・・・・・
・・導体パターン ４・・−・・・ボンディングワイヤ ５・・・・・・・スルーホール ６・・ ・・・・・リードパッド ７・・・・・・・・・銀ろう ８・ ・・・・・リードピン 代理人 弁理士 則 近 憲 右 同 湯 山 幸 夫第３ 図 第４
面図、第２図および第３図は本発明の半導体パッケージ
におけるリードピンとスルーホルとの相対的位置関係を
示す図、第４図は従来の半導体パッケージを示す断面図
である。 １・・・・・・・・・半導体素子 ２・・・・・・・・・セラミックス基板３・・・・・・
・・導体パターン ４・・−・・・ボンディングワイヤ ５・・・・・・・スルーホール ６・・ ・・・・・リードパッド ７・・・・・・・・・銀ろう ８・ ・・・・・リードピン 代理人 弁理士 則 近 憲 右 同 湯 山 幸 夫第３ 図 第４
Claims (1)
- （１）スルーホールが形成されているセラミックス基板
と、このセラミックス基板上に塔載された半導体素子と
、前記スルーホールを介して前記半導体素子と電気的に
接続されたリードパッドと、前記リードパッド上に接合
されたリードピンとを有する半導体パッケージにおいて
、 前記スルーホールが、前記リードピンの接合位置を除い
た部分に形成されていることを特徴とする半導体パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313960A JPH02159751A (ja) | 1988-12-14 | 1988-12-14 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313960A JPH02159751A (ja) | 1988-12-14 | 1988-12-14 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159751A true JPH02159751A (ja) | 1990-06-19 |
Family
ID=18047559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63313960A Pending JPH02159751A (ja) | 1988-12-14 | 1988-12-14 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159751A (ja) |
-
1988
- 1988-12-14 JP JP63313960A patent/JPH02159751A/ja active Pending
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