JPH02162901A - ローデッドライン形移相器 - Google Patents
ローデッドライン形移相器Info
- Publication number
- JPH02162901A JPH02162901A JP31776188A JP31776188A JPH02162901A JP H02162901 A JPH02162901 A JP H02162901A JP 31776188 A JP31776188 A JP 31776188A JP 31776188 A JP31776188 A JP 31776188A JP H02162901 A JPH02162901 A JP H02162901A
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- JP
- Japan
- Prior art keywords
- line
- phase shifter
- bit
- loaded
- loading
- Prior art date
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- Pending
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロ波帯で使用されるローデツドライ
ン形移相器の小形軽量化及び低損失化に関するものであ
る。
ン形移相器の小形軽量化及び低損失化に関するものであ
る。
第３図は、従来のローデツドライン形移相器の単ビツト
移相器の構成を示す図であり、半導体基板で構成される
電界効果トランジスタ（以下ＦＥＴと略す）ｔ−用いた
ローデツドライン形移相器の例である。図において（１
）はマイクロストリップ線路を構成するだめのガリウム
ひ素の半導体基板。
移相器の構成を示す図であり、半導体基板で構成される
電界効果トランジスタ（以下ＦＥＴと略す）ｔ−用いた
ローデツドライン形移相器の例である。図において（１
）はマイクロストリップ線路を構成するだめのガリウム
ひ素の半導体基板。
（２）は上記半導体基板（１）の上に構成されるマイク
ロストリップ線路からなる主線路、（３）は同じく装荷
線路、（４）はＦＥＴのドレイン電極、（５）はＦＥＴ
のゲート電極、（６）はＦＥＴのソース電極、（７）は
（４）（５）（６）を総合したＦＥＴである。（８１は
抵抗、（９）はキャパシタ、口Ｇはキャパシタ接地用パ
ッド、αＤはゲートバイアス印加用パッド、（Ｉ３はｆ
ａｌｌ ＋９＋ ｆｉ（１０Ｄを総合したゲートバイア
ス回路である。０（は接地用Ｉくラド。
ロストリップ線路からなる主線路、（３）は同じく装荷
線路、（４）はＦＥＴのドレイン電極、（５）はＦＥＴ
のゲート電極、（６）はＦＥＴのソース電極、（７）は
（４）（５）（６）を総合したＦＥＴである。（８１は
抵抗、（９）はキャパシタ、口Ｇはキャパシタ接地用パ
ッド、αＤはゲートバイアス印加用パッド、（Ｉ３はｆ
ａｌｌ ＋９＋ ｆｉ（１０Ｄを総合したゲートバイア
ス回路である。０（は接地用Ｉくラド。
（１４１は高インピーダンス線路、αりは０α４１′１
Ｂ：総合した接地回路である。Ｏｅはマイクロストリッ
プ線路からなる入出力線路である。
Ｂ：総合した接地回路である。Ｏｅはマイクロストリッ
プ線路からなる入出力線路である。
第４図は、第３図の単ビットローデツドライン形移相器
を縦続接続して構成した従来の２ビツトローデツドライ
ン形移相器の例であり、 （３ａ）Ｕマイクロストリッ
プ線路からなる１ビット目装荷線路、 （ｓｂ）は同
じく２ビット目装荷線路、それ以外の符号は第３図と同
一内容である。
を縦続接続して構成した従来の２ビツトローデツドライ
ン形移相器の例であり、 （３ａ）Ｕマイクロストリッ
プ線路からなる１ビット目装荷線路、 （ｓｂ）は同
じく２ビット目装荷線路、それ以外の符号は第３図と同
一内容である。
次に動作について説明する。このローデツドライン形移
相器は、一方の入出力線路ａ１１から入射され、主線路
（２１′ｆ：通りもう一方の入出力線路θＧへ出てゆく
マイクロ波の透過位相を制御するものであり、ＦＥＴの
バイアス状態を変化させることによって主線路の透過位
相を切換え、その位相差を利用して所望の移相器として
働くものである。
相器は、一方の入出力線路ａ１１から入射され、主線路
（２１′ｆ：通りもう一方の入出力線路θＧへ出てゆく
マイクロ波の透過位相を制御するものであり、ＦＥＴの
バイアス状態を変化させることによって主線路の透過位
相を切換え、その位相差を利用して所望の移相器として
働くものである。
第３図で、ｉず一方の入出力線路Ｏｅへ入力されたマイ
クロ波の透過位相は、主線路（２）に並列に装荷線路（
３）が付加されている点で変化する。この時。
クロ波の透過位相は、主線路（２）に並列に装荷線路（
３）が付加されている点で変化する。この時。
主線路（２）から見た装荷線路（３）のサセプタンス値
が正の値であれば装荷線路（３）は容量成分となり通過
するマイクロ波の透過位相はその点で遅れ、サセプタン
ス値が負の値であれば装荷線路（３）は誘導成分となり
通過するマイクロ波の透過位相はその点で進むことにな
る。このように主線路（２）から見た装荷線路（３）の
サセプタンス値を正負と切換えることによって透過位相
が変化し、その差を利用して移相器として動作する。次
に装荷線路（３）のサセプタンスを変化させる方法につ
いて説明する。ドレイン電極（４）、ゲート電極（５）
、ソース電極（６）で構成されるＦ Ｅ Ｔ （７１は
、ゲート電極（５）に印加する直流バイアス電圧によっ
てインピーダンスが変化し。
が正の値であれば装荷線路（３）は容量成分となり通過
するマイクロ波の透過位相はその点で遅れ、サセプタン
ス値が負の値であれば装荷線路（３）は誘導成分となり
通過するマイクロ波の透過位相はその点で進むことにな
る。このように主線路（２）から見た装荷線路（３）の
サセプタンス値を正負と切換えることによって透過位相
が変化し、その差を利用して移相器として動作する。次
に装荷線路（３）のサセプタンスを変化させる方法につ
いて説明する。ドレイン電極（４）、ゲート電極（５）
、ソース電極（６）で構成されるＦ Ｅ Ｔ （７１は
、ゲート電極（５）に印加する直流バイアス電圧によっ
てインピーダンスが変化し。
通常ドレイン電極（４）、ソース電極（６）と同電位に
ゲート電極（５）を設定した場合にインピーダンスはＯ
Ｋ近づき、ゲート電極（５）をＦＩＴのピンチオフ電圧
以下に設定するとインピーダンスは無限大に近づく、こ
のように、直流バイアス電圧を切換えインピーダンス変
化をうけたＦ Ｅ Ｔ （７１は装荷線路（３）によっ
てインピーダンス変換が行なわれ主線路（２）から見た
サセプタンス値が所望の値になるように切換わる。
ゲート電極（５）を設定した場合にインピーダンスはＯ
Ｋ近づき、ゲート電極（５）をＦＩＴのピンチオフ電圧
以下に設定するとインピーダンスは無限大に近づく、こ
のように、直流バイアス電圧を切換えインピーダンス変
化をうけたＦ Ｅ Ｔ （７１は装荷線路（３）によっ
てインピーダンス変換が行なわれ主線路（２）から見た
サセプタンス値が所望の値になるように切換わる。
なお、装荷線路（３）は主線路（２）の両端に付加され
。
。
透過位相変化の効果を２倍にし、装荷線路の反射を相殺
する構成としている。
する構成としている。
第４図では、各々のビットが上記動作説明の通り所望の
透過位相変化を与えるため、トータルで４通りの透過位
相が設定でき、２ビツトローデツドライン形移相器とし
て働くものである。
透過位相変化を与えるため、トータルで４通りの透過位
相が設定でき、２ビツトローデツドライン形移相器とし
て働くものである。
従来のローデツドライン形移相器は、２ビツト移相器を
構成する場合、主線路（２）に対して縦続接続で構成さ
れているので、移相器の形状を大きくする必要があり、
また主線路が１ビツトに比べて２倍の長さになるためマ
イクロ波の挿入損失が。
構成する場合、主線路（２）に対して縦続接続で構成さ
れているので、移相器の形状を大きくする必要があり、
また主線路が１ビツトに比べて２倍の長さになるためマ
イクロ波の挿入損失が。
増加するという課題があった。
この発明は上記のような問題点を解消するためＫなされ
たもので、移相器の形状を小形化し、マイクロ波の挿入
損失を低減することのできるロ−デッドライン形移相器
を得ることを目的とする。
たもので、移相器の形状を小形化し、マイクロ波の挿入
損失を低減することのできるロ−デッドライン形移相器
を得ることを目的とする。
この発明に係るローデツドライン形移相器は。
単ビツト移相器を複数個用いて、多ビツト移相器を構成
する方法において、単ビツト移相器の各々の主線路の一
部あるいは全部を共有したものである。
する方法において、単ビツト移相器の各々の主線路の一
部あるいは全部を共有したものである。
この発明におけるローデツドライン形移相器は。
単ビツト移相器を複数個用いて、多ビット移相器を構成
する方法において、単ビツト移相器の各々の主線路の一
部あるいは全部を共有するため、主線路の両側のスペー
スを有効に活用でき、主線路も約１７２の長さになるた
め、移相器の小型軽量化及び低損失化を達成できる。
する方法において、単ビツト移相器の各々の主線路の一
部あるいは全部を共有するため、主線路の両側のスペー
スを有効に活用でき、主線路も約１７２の長さになるた
め、移相器の小型軽量化及び低損失化を達成できる。
以下、この発明の一実施例を図について説明する。
第１図および第２図はこの発明による２ビツトローデツ
ドライン形移相器の構成を示す図であり。
ドライン形移相器の構成を示す図であり。
図中＜１）から０１１は第３図、第４図と同一内容であ
る。
る。
２ビツト移相器を構成する際に、主線路（２）を共有し
主線路（２）の一方に１ビツト目装荷線路（３ａ）を並
列に付加し、主線路のもう一方に２ビツト目装荷線路（
ｓｂ）ｔ−付加する構成となっている。各々の装荷線路
の先端にはＦ Ｅ Ｔ （７１が直列に接続されており
、各々のＦＥＴに直流バイアス電圧を印加する手段を具
備している。
主線路（２）の一方に１ビツト目装荷線路（３ａ）を並
列に付加し、主線路のもう一方に２ビツト目装荷線路（
ｓｂ）ｔ−付加する構成となっている。各々の装荷線路
の先端にはＦ Ｅ Ｔ （７１が直列に接続されており
、各々のＦＥＴに直流バイアス電圧を印加する手段を具
備している。
第１図は１ビツト目装荷線路（３ａ）、 ２ビツト目
装荷線路（３ｂ）を各々２本用いており、第２図では。
装荷線路（３ｂ）を各々２本用いており、第２図では。
２ビツト目装荷線路（３ｂ）を１本のみで構成している
。
。
次に動作について説明する。第１図において。
入出力線路側の一端に入力されたマイクロ波は入出力線
路化に沿って進み、主線路（２）に並列に１ビツト目装
荷線路（３ａ） 、および２ビツト目装荷線路（３ｂ）
が付加されている点でマイクロ波の透過位相は変化する
。
路化に沿って進み、主線路（２）に並列に１ビツト目装
荷線路（３ａ） 、および２ビツト目装荷線路（３ｂ）
が付加されている点でマイクロ波の透過位相は変化する
。
この時、ｉず主線路（２）から見た１ビツト目装荷線路
（３ａ）のサセプタンス値が２通りに変化し、更にこれ
らに対して２ビツト目装荷線路（３ｂ）のサセプタンス
値が２通りに変化するためトータルで４通りのサセプタ
ンス値をとることになる。このように４通りのサセプタ
ンス値により主線路（２）を通過するマイクロ波の透過
位相は４通りに設定でき。
（３ａ）のサセプタンス値が２通りに変化し、更にこれ
らに対して２ビツト目装荷線路（３ｂ）のサセプタンス
値が２通りに変化するためトータルで４通りのサセプタ
ンス値をとることになる。このように４通りのサセプタ
ンス値により主線路（２）を通過するマイクロ波の透過
位相は４通りに設定でき。
２ビツト移相器としての動作をする。装荷線路のサセプ
タンス値を変化させる方法は、従来と同じである。
タンス値を変化させる方法は、従来と同じである。
また、第１図では１ビツト目装荷線路（３ａ）、 ２
ビツト目装荷線路（３ｂ）の各々２本ずつ主線路（２）
に並列に付加されており、透過位相変化の効果を２倍に
し、装荷線路の反射を相殺している。第２図では２ビツ
ト目装荷線路（３ｂ）は１本のみとしており、２ビツト
目は１本の装荷線路のみから透過位相変化をうける。こ
のように装荷線路を１本にする方法は微少の移相量を得
る場合には有効な方法である。
ビツト目装荷線路（３ｂ）の各々２本ずつ主線路（２）
に並列に付加されており、透過位相変化の効果を２倍に
し、装荷線路の反射を相殺している。第２図では２ビツ
ト目装荷線路（３ｂ）は１本のみとしており、２ビツト
目は１本の装荷線路のみから透過位相変化をうける。こ
のように装荷線路を１本にする方法は微少の移相量を得
る場合には有効な方法である。
なお、上記実施例では、２ビツトローデツドライン形移
相器について説明を行なってきたが、３ビツト移相器以
上の多ビット移相器についても。
相器について説明を行なってきたが、３ビツト移相器以
上の多ビット移相器についても。
パターンレイアウトを工夫することにより適用が可能で
ある。更に、移相器の回路構成としてはＦＥＴ 、キャ
パシタを一枚の基板中で裏作するモノリシック形ＭＩＣ
や基板上に部品をアセンブリして作るハイブリッド形Ｍ
ＩＣの両方に適用できる。またＭＩＣでなく、ストリッ
プ線路及び同軸線路でも適用可能である。またスイッチ
ング素子としてＰＥＴのかわりにＰＩＮダイオードを用
いた移相器にも適用できる。また、主線路を完全に共有
した形でなく、一部分を共有する構成でも良いＯ 〔発明の効果〕 以上のように、この発明によれば、単ビットローデツド
ライン形移相器の各々の主線路の一部ある−は全部を共
有するように多ビットローデツドライン形移相器を構成
したので、移相器の小型軽量化及び低損失化に効果があ
る。
ある。更に、移相器の回路構成としてはＦＥＴ 、キャ
パシタを一枚の基板中で裏作するモノリシック形ＭＩＣ
や基板上に部品をアセンブリして作るハイブリッド形Ｍ
ＩＣの両方に適用できる。またＭＩＣでなく、ストリッ
プ線路及び同軸線路でも適用可能である。またスイッチ
ング素子としてＰＥＴのかわりにＰＩＮダイオードを用
いた移相器にも適用できる。また、主線路を完全に共有
した形でなく、一部分を共有する構成でも良いＯ 〔発明の効果〕 以上のように、この発明によれば、単ビットローデツド
ライン形移相器の各々の主線路の一部ある−は全部を共
有するように多ビットローデツドライン形移相器を構成
したので、移相器の小型軽量化及び低損失化に効果があ
る。
第１図はこの発明の一実施例による２ビツトローデツド
ライン形移相器を示す図、第２図はこの発明の他の実施
例を示す２ビツトローデツドライン形移相器を示す図、
第３図は従来の単ビットローデツドライン形移相器を示
す図、第４図は従来の２ビツトローデツドライン形移相
器を示す図である。 図中、（１）は半導体基板、（２）は主線路、（３）は
装荷線路、 （５ａ）は１ビット目装荷線路、 （
３ｂ）は２ビット目装荷線路、（４）はドレイン電極、
（５）はゲート電極、（６）はソース電極、（７）はＦ
ＥＴ、（８１は抵抗、（９）はキャパシタ、αＧはキャ
パシタ接地用パッド、ａＤはゲートバイアス印加用パッ
ド、 ａＺはゲートバイアス回路、ａ３は接地用パッド
、α瘤は高インピーダンス線路、α！ｉは接地回路、Ｏ
Ｆ３は入出力線路である。 なお６図中同−符号は同一、又は相当部分を示す。
ライン形移相器を示す図、第２図はこの発明の他の実施
例を示す２ビツトローデツドライン形移相器を示す図、
第３図は従来の単ビットローデツドライン形移相器を示
す図、第４図は従来の２ビツトローデツドライン形移相
器を示す図である。 図中、（１）は半導体基板、（２）は主線路、（３）は
装荷線路、 （５ａ）は１ビット目装荷線路、 （
３ｂ）は２ビット目装荷線路、（４）はドレイン電極、
（５）はゲート電極、（６）はソース電極、（７）はＦ
ＥＴ、（８１は抵抗、（９）はキャパシタ、αＧはキャ
パシタ接地用パッド、ａＤはゲートバイアス印加用パッ
ド、 ａＺはゲートバイアス回路、ａ３は接地用パッド
、α瘤は高インピーダンス線路、α！ｉは接地回路、Ｏ
Ｆ３は入出力線路である。 なお６図中同−符号は同一、又は相当部分を示す。
Claims (4)
- （１）サブストレート基板上に形成されるストリップ線
路で構成される主線路と．上記主線路の両端に各々並列
に付加された同じくストリップ線路で構成される装荷線
路と．各々の上記装荷線路の先端に直列に接続された．
印加直流バイアス電圧を変化させることによつて異なる
インピーダンスを呈する半導体素子と．上記半導体素子
に直流バイアス電圧を印加する手段を具備する単ビツト
ローデツドライン形移相器を複数段用いて多ビツトロー
デツドライン形移相器を構成する方法において．各々の
単ビツトローデツドライン形移相器の主線路の一部ある
いは全部を複数ビットで共有することを特徴とするロー
デツドライン形移相器。 - （２）サブストレート基板上に形成されるストリップ線
路で構成される主線路と．上記主線路の両端に各々並列
に付加された同じくストリップ線路で構成される装荷線
路と．各々の上記装荷線路の先端に直列に接続された．
印加直流バイアス電圧を変化させることによつて異なる
インピーダンスを呈する半導体素子と．上記半導体素子
に直流バイアス電圧を印加する手段を具備する単ビツト
ローデツドライン形移相器を用いて多ビツトローデツド
ライン形移相器を構成する方法において．上記単ビット
移相器の主線路に並列に上記装荷線路の他に更に装荷線
路を付加し．その装荷線路の先端に直列に接続された．
印加直流バイアス電圧を変化させることによつて異なる
インピーダンスを呈する半導体素子と．その半導体素子
に直流バイアス電圧を印加する手段を具備することによ
つて多ビット化することを特徴とするローデツドライン
形移相器。 - （３）主線路．装荷線路をトリプレート形ストリップ線
路としたことを特徴とする特許請求の範囲第（１）項お
よび第（２）項記載のローデツドライン形移相器。 - （４）主線路．装荷線路を同軸線路としたことを特徴と
する特許請求の範囲第（１）項及び第（２）項記載のロ
ーデツドライン形移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31776188A JPH02162901A (ja) | 1988-12-16 | 1988-12-16 | ローデッドライン形移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31776188A JPH02162901A (ja) | 1988-12-16 | 1988-12-16 | ローデッドライン形移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162901A true JPH02162901A (ja) | 1990-06-22 |
Family
ID=18091749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31776188A Pending JPH02162901A (ja) | 1988-12-16 | 1988-12-16 | ローデッドライン形移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162901A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168754A (ja) * | 1974-12-12 | 1976-06-14 | Mitsubishi Electric Corp | Daioodoisoki |
| JPS62190901A (ja) * | 1986-02-17 | 1987-08-21 | Nippon Telegr & Teleph Corp <Ntt> | 導波管型電力５分配器 |
-
1988
- 1988-12-16 JP JP31776188A patent/JPH02162901A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168754A (ja) * | 1974-12-12 | 1976-06-14 | Mitsubishi Electric Corp | Daioodoisoki |
| JPS62190901A (ja) * | 1986-02-17 | 1987-08-21 | Nippon Telegr & Teleph Corp <Ntt> | 導波管型電力５分配器 |
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