JPH02163848A - 共有メモリアドレス割当方法および情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、共有メモリを内蔵するアダプタを複数枚搭載
できる情報処理システムにおいて、各アダプタの共有メ
モリに対して効率的にアドレスを割り当てることができ
る共有メモリアドレス割当方法に関する。

［従来の技術］ 従来、情報処理システムにおいて、ユーザの種々の要請
に応えるために、汎用インタフェースをサポートする種
々のアダプタを用意している。このようなアダプタとし
ては、例えば、回線接続用アダプタ、ＬＡＮＦｊＩｌ用
アダプタ、外部デバイス制御用アダプタ等、多種多様の
ものがある。これらのアダプタを搭載すべきワークステ
ーション等の情報処理装置には、一般に複数のスロット
（コネクタ）が設けられており、各種アダプタの任意の
組合せが任意のスロットに搭載可能とされている。

情報処理装置のプロセッサと情報処理装置に搭載された
アダプタとの間の情報交換の方式とじては、例えば、特
開昭５７−８９１２８号公報に開示されたものが挙げら
れる。この方式では、メインメモリ上に情報交換用のメ
モリエリアを設け、このメモリエリアを、アダプタ部は
ＤＭＡ　（ダイレクトメモリアクセス）でアクセスし、
一方、プロセッサ部はメモリ・リード／ライト命令でア
クセスすることにより、相互の情報交換を行うようにし
ている。

しかし、この方式では、■情報量の増大（例えば、転送
データ２５６バイトから４キロバイトへの増大）、０通
（Ｍの高速化（パラレル処理）に伴うバッファ数の増大
、■高機能化による制御プログラムの増大等の各種要因
により、メインメモリ容量が大量に必要となり、メイン
メモリの容量不足を招来するという問題があった。

そこで、近年では、各アダプタ単位に、上位プロセッサ
と各アダプタ上のローカルプロセッサとが共にアクセス
可能な共有メモリを、アダプタ内に設け、この共有メモ
リに対して、予め、各種アダプタの機能ごとに、上位プ
ロセッサと各種アダプタ間で取り決めたアドレス領域を
固定的に割り当てることにより、相互間の情報転送を可
能としている。

［発明が解決しようとする課題］ しかしながら、このように、アダプタ種単位に各アダプ
タの共有メモリアドレスを固定的に割り当てることには
１次のような問題があった。

ｉ）多種のアダプタに対して、固定的に共有メモリアド
レスを割り当てるため、割り当てるアドレス空間が不足
する恐れがある。

ｎ）上位プロセッサのメモリアドレス空間上で。

共有メモリに割り当てられる領域が異なるシステムに対
してアダプタを搭載した場合、そのアダプタの共有メモ
リアドレスがシステムエリアと重複する恐れが生じる。

本発明は、このような従来の問題を解決するためになさ
れたもので、上位プロセッサのメモリアドレス空間上の
共有メモリエリア不足の恐れを解消し、かつ、メモリア
ドレス空間上の共有メモリアドレス領域が異なるシステ
ムに対してもアダプ夕を搭載できる共有メモリアドレス
割当方法、この方法を実施する情報処理システムおよび
アダプタを提供することにある。

［課題を解決するための手段］ 上記１］的を達成するために１本発明による共有メモリ
アドレス割当方法は、上位プロセッサおよび下位プロセ
ッサの双方からアクセス可能な共有メモリを有するアダ
プタを複数個搭載可能な情報処理システムにおける共有
メモリアドレス割当方法であって、各アダプタの共有メ
モリに割り当てるべきアドレス領域を可変にしておき、
システム構築または変更時に、上位プロセッサが搭載ア
ダプタの種別を認識し、該搭載アダプタの各共有メモリ
に対してそれぞれ固有のアドレス領域を割り当てるよう
にしたものである。

また１本発明による情報処理システムは、おのおの共有
メモリを有する複数種のアダプタと該複数種のアダプタ
を搭載可能なスロットを有する情報処理装置とを備え、
アダプタに内置された共有メモリを介して当該アダプタ
と情報処理装置との間の情報を交換する情報処理システ
ムにおいて、上記情報処理装置は、上記入ロットにＷｒ
載されているアダプタ種を確認して当該アダプタに割り
当てるべきアドレス領域を決定し、該アドレス領域に対
応するアドレス情報を当該アダプタへ与えるプロセッサ
手段を有し、上記共有メモリを有するアダプタは、上記
プロセッサ手段により与えられたアドレス情報を保持す
るアドレス情報保持手段と、該手段に保持されたアドレ
ス情報に応じて上記プロセッサ手段による上記共有メモ
リのアクセスを制御する手段とを有することを特徴とす
るものである。

このシステムにおいて、好ましくは、上記アダプタのア
ドレス情報保持手段がアドレス情報を保持するまで、当
該アダプタの共有メモリのアクセスを抑止するアクセス
可能をさらに設ける。

さらに、本発明によるアダプタは、ローカルプロセッサ
と、該ローカルプロセッサおよび上位プロセッサの双方
からアクセス可能な共有メモリとを有するアダプタにお
いて、上記上位プロセッサが上記共有メモリに割り当て
た自メモリアドレス空間上のアドレス領域に対応するア
ドレス情報を保持するアドレス情報保持手段と、上記上
位プロセッサからのアドレス情報を上記保持手段に設定
するアドレス情報設定手段と、上記保持手段に保持され
たアドレス情報に応じて、上記上位プロセッサから上記
共有メモリへのアクセスを検出するアクセス検出手段と
、該アクセス検出手段の検出出力に応じて、上記割り当
てられたアドレス領域内のアドレスの」込み／読出しを
行うメモリ制御手段とを設けたことを特徴とするもので
ある。

このアダプタにおいては、上記アドレス情報保持手段に
アドレス情報が設定されるまで、上記共有メモリのアク
セスを抑止するアクセス可能をさらに設けることが好ま
しい。

［作用コ 上記本発明の構成において、共有メモリを有するアダプ
タを搭載してシステムを構築したとき。

またはアダプタを追加あるいは変更したとき、上位プロ
セッサは、いずれのアダプタ種が搭載されているかを確
認し、共有メモリを有するアダプタが搭載されているを
認識した場合には、そのアダプタの既知の共有メモリ８
呈に基づき、自己のメモリアドレス空間の空き領域から
その共有メモリに割り当てるべきアドレス領域を決定す
る。つぎに、この決定されたアドレス領域に対応するア
ドレス情報をそのアダプタ内の保持手段に保持させる。

以後、このアダプタは、自己の共有メモリに割り当てら
れたアドレス領域のアドレスに対しては、自己の共有メ
モリに対する上位プロセッサからのアクセスであると認
識する。

また、上記可能の作用により、アダプタがスロットに搭
載されていても、その共有メモリにアドレス領域が割り
当てられるまで、すなオ〕も、その保持手段にアドレス
情報が保持されるまでは、上記可能が共有メモリへのア
クセスを抑止してメモリの誤アクセスを防止している。

本発明によれば、共有メモリのアドレス領域は各アダプ
タ種ごとに固定的に決定されるのではなく、搭載された
アダプタについてのみ、新たにアドレス領域を割り当て
るようにすることにより、上位プロセッサのメモリアド
レス空間を効率的に使用できる。また、システムごとに
共有メモリへの割当アドレスが決まるので、従来のよう
にアドレス９１域の重複が生じるおそれはなく、同一の
アダプタ群を異なるシステムにも共用できる。

［実施例］ 以下、本発明の一実施例について図面を参照しながら説
明する。

第２図は１本発明が適用される情報処理システムのブロ
ック図を示す。

本システムは、システムバス７により相互に接続された
上位プロセッサ１と、メインメモリ２と、スロット３（
スロット＃０）からスロット６（スロット＃３）と、こ
れらのスロットに搭載されるアダプタ群とからなる。ス
ロット＃Ｏからスロット＃３の４つのスロットには、第
６図に示すアダプタ８（アダプタＡ）からアダプタ１３
（アダプタＦ）のいずれかが搭載される。

第５図はこれらのアダプタについての共有メモリの有無
及び共有メモリの容量を例示したものである。上位プロ
セッサ１は、アダプタ八からアダプタＦが持つ共有メモ
リをアクセスして情報の交換を行なう。

第２図は、スロット＃０からスロット＃３に搭載された
アダプタ構成を示した図である０本構成例は、スロット
＃Ｏに２Ｍバイトの共有メモリを有するアダプタＥが搭
載され、スロット＃１にはアダプタを搭載せず、スロッ
ト＃２には共有メモリ無しのアダプタＣがｒ６ａされ、
さらにスロット＃３には１Ｍバイトの共有メモリを有す
るアダプタＥが搭載されている構成を示している。以下
、説明を簡単にするために、この構成例に従って説明す
る。

各スロット＃１〜＃３は、第３図に示すように、そのス
ロットに搭載されたアダプタとの接続に供される端子ａ
、ｂを有する。この各端子は、それぞれ、高電位レベル
または低電位レベルのいずれかに接続され（ここでは抵
抗を介した５ボルト電位への接続、または接地）、これ
によって各スロットに固有の番号付けがなされている。

第４図は、第２図の上位プロセッサ１のメモリアドレス
空間のアドレス構成を示したものである。

いずれかのスロットにアダプタが搭載されているかＨか
の確認時に、上位プロセッサ１はアダプタＡからアダプ
タＦの順に（全アダプタに対し）アクセスする。これに
対し、アクセスされた各アダプタはスロット＃Ｏからス
ロット＃３に搭載されていれば、搭載されているスロッ
トの番号を上位プロセッサ１へ知らせる。また、各アダ
プタがスロツｌ−＃０からスロット＃３に搭載されてい
なければ、上位プロセッサ１はタイマで応答を監視し、
一定時間応答がなければタイムオーバーと見なし、その
アダプタはいずれのスロットにも搭載されていないと認
識する。

本構成例では、まず、上位プロセッサ１はアダプタＡを
アクセスする。これに対しアダプタＡはスロット＃３に
搭載されていることをスロット番号でＬ位プロセッサ１
に知らせる０次に、アダプタＢをアクセスする。これに
対し、アダプタＢはスロット＃Ｏからスロツ１へ＃３の
どれにも搭載されておらず応答しないため、上位プロセ
ッサ１はタイムオーバーとなり、アダプタＢが搭載され
ていないことを認識する。以下、アダプタＣからアダプ
タＦに対しても上記アクセスを行ないアダプタの構成を
シ識する。このようにして認識されたシステム構成は、
ハードディスク装置等に記憶される。このアダプタにつ
いてのシステム構成の確認処理は、システムの構築時お
よび変更時に行う必要がある。

上位プロセッサ１は、電源投入時あるいは初期化時に、
アダプタＡからアダプタＦの情報（共有メモリの有無及
び共有メモリの容量）をメインメモリあるいは、ハード
ディスク装置などにより、現在搭載されているアダプタ
の情報を確認する。

このアダプタ情報により、スロット＃Ｏには２Ｍバイト
の共有メモリを有するアダプタＥが搭載され、スロット
＃１にはアダプタが無く、スロット＃２には共有メモリ
無しのアダプタＣが搭載され。

さらにスロット＃３にはＩ　Ｍバイトの共有メモリを有
するアダプタＡが搭載されていることを確認できる。こ
の認識に基づいて、第４図に示す通り。

上位プロセッサ１のメモリアドレス空間の共有メモリエ
リア上にスロット＃Ｏに搭載されているアダプタＥにつ
いてはその共有メモリ２Ｍバイトを２Ｍバイトの領域（
例えば、アドレスＡＯＯＯＯＯ〜ＢＦＦＦＦＦ）に割り
当て、スロット＃１とスロット＃２については共有メモ
リが無いので何も行わず。

スロット＃３に搭載されているアダプタＡについてはそ
の共有メモ９１Ｍバイトを１Ｍバイトの領域（例えば、
アドレスＣ００ＯＯＯ〜ＣＦＦＦＦＦ）に割り当てる。

第１図に、第６図のアダプタ（Ｅ）１２の具体的構成例
とともにシステム構成を示す、共有メモリを有する他の
アプタの構成も基本的には同様である。

第１図において、第２図のシステムバス７は。

コントロールバス２２、アドレスバス２３およびデータ
バス２４から構成されている。また、アダプタＥは、共
有メモリアドレスレジスタ１５と、抑止フラグレジスタ
１Ｇと、この両レジスタを制御するアドレス制御部１４
と、上位プロセッサ１およびローカルプロセッサ２０の
双方からアクセス可能な共有メモリ１９と、この共有メ
モリ１９のアクセスを制御するアクセス制御部１７およ
びメモリ制御部１８と、ローカルプロセッサ２０、およ
びローカルバス２１とで構成される。

アドレス制御部１４は、本アダプタＥのアドレスレジス
タのアドレス”６００００”を固定的に保持しているア
ドレス部２７と、このアドレスをアドレスバス２３のア
ドレスと比較するアドレス比較部２５と、この比較部２
５の一致出力によりアドレスレジスタ１５へのアドレス
情報設定および抑止フラグレジスタ１６のリセットを行
うレジスタ制御部２６とからなる。また、アクセス制御
部１７は、アドレスレジスタ１５に設定されたアドレス
情報とアドレスバス２３上のアドレスとを比較するアド
レス比較部２８と、抑止フラグレジスタ１６がセットさ
れていないとき比較部２８の一致出力に応じてメモリ制
御部１８にメモリアクセスがあったことを知らせる抑止
フラグ確認部２９とからなる。

以下、共有メモリアドレスの設定動作について第１図に
より具体的に説明する。

上位プロセッサ１は、第４図の通り割り当てたアダプタ
Ｅの共有メモリ領域の先頭アドレス“Ａｏｏｏｏｏ”を
共有メモリアドレスレジスタ１５（アドレス゛’　６０
００００”）へ書き込むためのライト命令を出す、アド
レス制御部１４内のアドレス比較部２５は、アドレス”
６０００００”が自共有メモリアドレスレジスタのアド
レスかどうか判定し、アドレスが一致したら（この１易
合は一致する）、レジスタ制御部２６が、コントロール
バス２２から送られてきたライト命令により、データバ
ス２４から送られて来たデータ（共有メモリ領域の先頭
アドレス″ＡＯＯＯＯＯ”　）を共有メモリアドレスレ
ジスタ１５へ七き込む、同時に、レジスタ制御部２６は
、抑止フラグレジスタ１６をリセットする。

この抑止フラグレジスタ１６は、？ｔａ源投大投入時ッ
トされて上位プロセッサ１からの共有メモリ１９へのア
クセスを抑止しているが、この時点でリセットされ、こ
れにより、上位プロセッサ１から共有メモリ１９ヘアク
セス可能な状態となる。

次に、上位プロセッサ１とアダプタＥとの情報交換を第
１図により説明する０例えば、上位プロセッサ１が共有
メモリ１９内の情報をリードする場合、上位プロセッサ
１は共有メモリ１９領域の成るアドレス（例えば“Ａ１
００ＯＯ”　）に対してリード命令を出力する。そこで
、アクセス制御部１７内のアドレス比較部２８は、前記
出力されたアドレス“Ａ１００ＯＯ”が共有メモリ１９
のアドレス領域（ＡＯＯＯＯＯ〜ＢＦＦＦＦＦ）内に存
在するか否かを判定する。この判定の方法としては、本
アダプタＥの場合、共有メモリ１９の容量が２Ｍバイト
であるため、２４ビツトアドレス中の上位３ピントにつ
いて一致するか否かを判定すればよい。もし、１Ｍバイ
トの容量のアダプタＡであれば、その比較部２８は上位
４ビツトを比較する構成とすればよい。

この判定後、このメモリアクセスが本アダプタの共有メ
モリ１９へのアクセスであることが判明すると、抑止フ
ラグレジスタ確認部２９は、抑止フラグレジスタ１６が
リセットされている（共有メモリアドレスレジスタ１５
にアドレスが設定されている）か確認する。抑止フラグ
レジスタ１６がリセットされていれば、メモリ制御部１
８はコントロールバス２２、アドレスバス２３．データ
バス２４から情報（アドレス”Ａ１００ＯＯ”をリード
）を取り込む、この情報を取り込み後、メモリ制御部１
８は、ローカルプロセッサ２０からのアクセスの有無を
確認する。ローカルプロセッサ２０からのアクセスが無
い場合は、共有メモリ１９に対し上記アドレス”Ａ１０
０ＯＯ”の相対アドレスを確認し、該相対アドレスの情
報をリードする。この場合には、アドレスの下位２１ビ
ツトをそのまま共有メモリ１９のアクセスアドレスとし
て用いる。

これによって読みだされた情報をデータバス２４を通じ
て上位プロセッサｌへ送る。また、ローカルプロセッサ
２０からのアクセスが有る場合、および同時にアクセス
された場合は、ローカルプロセッサ２０のアクセス終了
後、メモリ制御部１８は、前記制御を共有メモリ１９に
対して行ない、上位プロセッサ１へ情報を送る。ここで
は、ローカルプロセッサ２０による共有メモリアクセス
を優先したが、用とに応じていずれを優先してもよい。

本実施例によれば、上位プロセッサは各アダプタが有す
る共有メモリに対して可変にアドレス領域を割当、その
先頭アドレスを共有メモリアドレスレジスタへ設定する
ことにより、多数のアダプタ種の存在にもかかわらず、
メモリアドレス空間の占有領域は少なくて済み、かつ、
共有メモリのアドレス領域が重複しない効果がある。

以上１本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく、種々の変更を行うことが可
能である１例えば、上記実施例ではアダプタのアドレス
をアダプタ種ごとに固定としたが、アダプタが搭載され
たスロットに応じて一意に決定するようにしてもよい、
このような技術は、特願昭　−号において本出願人が提
案している。これによって、第４図に示したアダプタに
割り当てる共有メモリアドレスレジスタボートの数は、
アダプタ種の数ではなく、スロットの数により決まる少
数で済むことになり、アダプタアドレスが上位プロセッ
サのメモリアドレス空間に占める割合が減少する。また
、搭載アダプタの検出時にも、全アダプタ種数分のアド
レスを順次検査するのではなく、全スロット数分のアド
レスを検査すればよいので、処理が簡略化かつ迅速化さ
れる。任廟：のスロットに搭載されたアダプタは。

そのスロットに固有のアドレスを割り当てられ、このア
ドレスを受けたとき、−ｒ・め各アダプタに割り当てら
れたアダプタｒＤを上位プロセッサに返す。この構成に
よれば、同一種のアダプタを同一の装置に複数個搭載す
ることも可能になる。

さらに、共有メモリアドレスを固定的に定めた従来構成
のアダプタを混在して搭載することも可能である。

［発明の効果］ 本発明は、以上説明したように構成されているので以下
に記載されるような効果を奏する。

上位プロセッサは各アダプタが有する共有メモリのアド
レスを任意に決め、このアドレスを各アダプタが有する
共有メモリアドレスレジスタへ設定することにより、共
有メモリを有する多種のアダプタを同一システムに採用
しながら、システムのメモリアドレス空間を効率的に使
用することができる。また、上位プロセッサのメモリア
ドレス空間が異なる装置についても搭載できる。

【図面の簡単な説明】

第１図は本発明によるアダプタのも！成の一実施例を示
すブロック図、第２図は本発明が適用される情報処理シ
ステムのブロック図、第３図は第２図の各スロットの具
体例およびアダプタ搭載例の説明図、第４図は上位プロ
セッサのメモリアドレス空間の説明図、第５図は第３図
に示したアダプタのシステム構成の説明図、第６図は各
種アダプタの説明図である。 １・・・上位プロセッサ、２・・・メインメモリ、３〜
６・・・スロット＃０〜３．７・・・システムバス、８
〜１３・・・アダプタＡ−Ｆ、１４・・・アドレス制御
部、１５・・・共有メモリアドレスレジスタ、１６・・
・抑止フラグレジスタ、１７・・・アクセス制御部、１
８・・・メモリ制御部、１９・・・共有メモリ、２０・
・・ローカルプロセッサ、２１・・・ローカルバス、２
２・・・コントロールバス、２３・・・アドレスバス、
２４・・・データバス。 出願人　株式会社　日　立　製　作所

Claims (1)

1. 【特許請求の範囲】 １、上位プロセッサおよび下位プロセッサの双方からア
   クセス可能な共有メモリを有するアダプタを複数個搭載
   可能な情報処理システムにおける共有メモリアドレス割
   当方法であって、 各アダプタの共有メモリに割り当てるべきアドレス領域
   を可変にしておき、システム構築または変更時に、上記
   上位プロセッサが搭載アダプタの種別を認識し、該搭載
   アダプタの各共有メモリに対してそれぞれ固有のアドレ
   ス領域を割り当てることを特徴とする共有メモリアドレ
   ス割当方法。 ２、おのおの共有メモリを有する複数種のアダプタと該
   複数種のアダプタを搭載可能なスロットを有する情報処
   理装置とを備え、アダプタに内蔵された共有メモリを介
   して当該アダプタと情報処理装置との間の情報を交換す
   る情報処理システムにおいて、 上記情報処理装置は、上記スロットに搭載されているア
   ダプタ種を確認して当該アダプタに割り当てるべきアド
   レス領域を決定し、該アドレス領域に対応するアドレス
   情報を当該アダプタへ与えるプロセッサ手段を有し、 上記共有メモリを有するアダプタは、上記プロセッサ手
   段により与えられたアドレス情報を保持するアドレス情
   報保持手段と、該手段に保持されたアドレス情報に応じ
   て上記プロセッサ手段による上記共有メモリのアクセス
   を制御する手段とを有する ことを特徴とする情報処理システム。 ３、上記アダプタのアドレス情報保持手段がアドレス情
   報を保持するまで、当該アダプタの共有メモリのアクセ
   スを抑止するアクセス抑止手段をさらに設けたことを特
   徴とする請求項２記載の情報処理システム。 ４、ローカルプロセッサと、該ローカルプロセッサおよ
   び上位プロセッサの双方からアクセス可能な共有メモリ
   とを有するアダプタにおいて、上記上位プロセッサが上
   記共有メモリに割り当てた自メモリアドレス空間上のア
   ドレス領域に対応するアドレス情報を保持するアドレス
   情報保持手段と、 上記上位プロセッサからのアドレス情報を上記保持手段
   に設定するアドレス情報設定手段と、上記保持手段に保
   持されたアドレス情報に応じて、上記上位プロセッサか
   ら上記共有メモリへのアクセスを検出するアクセス検出
   手段と、該アクセス検出手段の検出出力に応じて、上記
   割り当てられたアドレス領域内のアドレスの書込み／読
   出しを行うメモリ制御手段と を設けたことを特徴とするアダプタ。 ５、上記アドレス情報保持手段にアドレス情報が設定さ
   れるまで、上記共有メモリのアクセスを抑止するアクセ
   ス抑止手段をさらに設けたことを特徴とする請求項４記
   載のアダプタ。