JPH02163973A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH02163973A JPH02163973A JP63317892A JP31789288A JPH02163973A JP H02163973 A JPH02163973 A JP H02163973A JP 63317892 A JP63317892 A JP 63317892A JP 31789288 A JP31789288 A JP 31789288A JP H02163973 A JPH02163973 A JP H02163973A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- resistance
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電力用ＭＯ３ＦＥＴのドレイン層の電子と正
孔の２種のキャリア伝導度変調を利用して導通状態での
電圧降下を小さくする絶縁ゲート型バイポーラトランジ
スタ （以下ＭＢＴと略す）に関する。
孔の２種のキャリア伝導度変調を利用して導通状態での
電圧降下を小さくする絶縁ゲート型バイポーラトランジ
スタ （以下ＭＢＴと略す）に関する。
ＭＢＴは、従来の電力用たて型ＭＯＳ Ｆ ＥＴと同様
な構造でありながら、バイポーラトランジスタを内部に
含み、いわゆる伝導度変調を利用することによって導通
状態での電圧降下を小さくできる利点を持たせたもので
ある。その断面構造は第２図に示す通りで、ドレイン層
ｌとしてのｐ′基板上にｎ゛バフ２１層２介してれ一高
抵抗層３がエピタキシャル法で積層され、このｎ−高抵
抗層３の表面部にｐ形ベース層４が、さらにその表面部
にｎ゛ソース１１５形成されている。このソース層５と
高抵抗層３の間の表面層６にｎチャネルを形成するため
、ゲート絶縁膜７１を介して多結晶シリコンゲート電極
８が設けられている。このゲート１陽の設けられる側の
半導体素体表面からはＡｕが拡散されている。そして、
ソース層５の一部とその間のベース層４には、ゲート電
１８を覆うｗＡ緑腹膜７２開口部でソース電極９が接触
するが、ベース層４の表面部にはこの接触部を含めてｐ
゛領域１０が設けられている。このソース電極９に対向
して、ｐ゛ ドレイン層１にはドレイン電極１１が接触
している。このような半導体素子は、ゲート″を極８に
ソース電極９に対して正の電圧を印加すると、ゲート絶
縁膜７１直下のｐ形ベース層４の表面１！６にｎチャネ
ルが形成され、ソース層５から電子がチャネル６を通り
、高抵抗層３と低抵抗層２からなる０層を通ってｐ゛層
ｌ注入され、それに呼応してｐ゛ ドレイン層１からｎ
゛バフフ１層２通ってｎ−層３に正孔が注入され、ｎ＝
層３が伝導度変調をおこして低抵抗となる。また、ゲー
）１ｉｔ８ｉ８をソース電極９と同電位または負にバイ
アスすることによってチャネルが消滅し、阻止状態とな
り、いわゆるスイッチング素子としてのはたらきを持つ
。
な構造でありながら、バイポーラトランジスタを内部に
含み、いわゆる伝導度変調を利用することによって導通
状態での電圧降下を小さくできる利点を持たせたもので
ある。その断面構造は第２図に示す通りで、ドレイン層
ｌとしてのｐ′基板上にｎ゛バフ２１層２介してれ一高
抵抗層３がエピタキシャル法で積層され、このｎ−高抵
抗層３の表面部にｐ形ベース層４が、さらにその表面部
にｎ゛ソース１１５形成されている。このソース層５と
高抵抗層３の間の表面層６にｎチャネルを形成するため
、ゲート絶縁膜７１を介して多結晶シリコンゲート電極
８が設けられている。このゲート１陽の設けられる側の
半導体素体表面からはＡｕが拡散されている。そして、
ソース層５の一部とその間のベース層４には、ゲート電
１８を覆うｗＡ緑腹膜７２開口部でソース電極９が接触
するが、ベース層４の表面部にはこの接触部を含めてｐ
゛領域１０が設けられている。このソース電極９に対向
して、ｐ゛ ドレイン層１にはドレイン電極１１が接触
している。このような半導体素子は、ゲート″を極８に
ソース電極９に対して正の電圧を印加すると、ゲート絶
縁膜７１直下のｐ形ベース層４の表面１！６にｎチャネ
ルが形成され、ソース層５から電子がチャネル６を通り
、高抵抗層３と低抵抗層２からなる０層を通ってｐ゛層
ｌ注入され、それに呼応してｐ゛ ドレイン層１からｎ
゛バフフ１層２通ってｎ−層３に正孔が注入され、ｎ＝
層３が伝導度変調をおこして低抵抗となる。また、ゲー
）１ｉｔ８ｉ８をソース電極９と同電位または負にバイ
アスすることによってチャネルが消滅し、阻止状態とな
り、いわゆるスイッチング素子としてのはたらきを持つ
。
このＭＢＴは、ＭＯ３型構造を有しているがゆえに、バ
イポーラトランジスタに比較して高速性能を有しており
、例えば６００ Ｖ 、 １００ Ａ素子でオン時１０
０〜２００ｎｓ 、オフ時１μＳ程度のスイッチング速
度が得られている。この高速化を図ることによりさらに
多くの用途が期待される。スイッチング速度は素子のオ
ンする速度とオフする速度で決まるが、特にオフ速度は
、ｎ−層３に存在する電子を引きぬく速度に支配される
。従って如何に電子を速く引きぬくかという点に問題が
存在する。
イポーラトランジスタに比較して高速性能を有しており
、例えば６００ Ｖ 、 １００ Ａ素子でオン時１０
０〜２００ｎｓ 、オフ時１μＳ程度のスイッチング速
度が得られている。この高速化を図ることによりさらに
多くの用途が期待される。スイッチング速度は素子のオ
ンする速度とオフする速度で決まるが、特にオフ速度は
、ｎ−層３に存在する電子を引きぬく速度に支配される
。従って如何に電子を速く引きぬくかという点に問題が
存在する。
本発明の課題は、上記の問題に対応して電子を速く引き
ぬくことができるｎチャネルＭＢＴを提供することにあ
る。
ぬくことができるｎチャネルＭＢＴを提供することにあ
る。
上記の課題の解決のために、本発明は、高抵抗のｎ形層
の一側の表面部に選択的にｐ形のベース層を、さらにそ
のベース層の表面部に選択的にｎ形の低抵抗ソース層を
備え、高抵抗のｎ形層とソース層の間にはさまれたベー
ス層のチャネル形成領域表面上に絶縁膜を介してゲート
電極が設けられ、ソース層のチャネル形成領域と反対側
およびそれにｌｉＪ接するベース層の表面にソース電極
が接触し、前記高抵抗のｎ形層の他側には低抵抗のｎ形
バンファ層を介して低抵抗のｐ形ドレイン層が設けられ
、そのｐ形ドレイン層にドレイン電極が接触するＭＢＴ
において、ｐ形ドレイン層はソース電極に対向する領域
が薄く、その周囲の領域が厚いものとする。
の一側の表面部に選択的にｐ形のベース層を、さらにそ
のベース層の表面部に選択的にｎ形の低抵抗ソース層を
備え、高抵抗のｎ形層とソース層の間にはさまれたベー
ス層のチャネル形成領域表面上に絶縁膜を介してゲート
電極が設けられ、ソース層のチャネル形成領域と反対側
およびそれにｌｉＪ接するベース層の表面にソース電極
が接触し、前記高抵抗のｎ形層の他側には低抵抗のｎ形
バンファ層を介して低抵抗のｐ形ドレイン層が設けられ
、そのｐ形ドレイン層にドレイン電極が接触するＭＢＴ
において、ｐ形ドレイン層はソース電極に対向する領域
が薄く、その周囲の領域が厚いものとする。
ｐ形ドレイン層にソース電極に対向して厚さの薄い領域
が存在するので、オフ時にｎ形高抵抗層に存在する電子
はドレイン層の厚い領域を経ないで、この薄い領域から
引き抜かれるので高速のオフ速度が得られる。厚い９貫
域はバッファ層を介しての正孔の注入の際に役立つ。
が存在するので、オフ時にｎ形高抵抗層に存在する電子
はドレイン層の厚い領域を経ないで、この薄い領域から
引き抜かれるので高速のオフ速度が得られる。厚い９貫
域はバッファ層を介しての正孔の注入の際に役立つ。
第１図は本発明の一実施例を示し、第２図と共通の部分
には同一の符号が付されている。この場合はｎ−シリコ
ン基板を用い、その−面にｎ゛バフ２１層２形成したの
ち、他面側のｐ°屡ｌＯ形成の際の拡散工程と同工程で
１〜１００−の厚さのｐ゛ ドレイン層１を形成する。
には同一の符号が付されている。この場合はｎ−シリコ
ン基板を用い、その−面にｎ゛バフ２１層２形成したの
ち、他面側のｐ°屡ｌＯ形成の際の拡散工程と同工程で
１〜１００−の厚さのｐ゛ ドレイン層１を形成する。
別にｐ′シリコン基板１２を用意し、超音波加工で１０
０〜５００ ｐの径の穴１３を明ける０次にイオン注入
装置を用いて硼素を全面に打込み、ｐ゛ ドレイン層１
と同程度の不純物濃度にしたのち、表面を弗酸で軽くエ
ツチングする。これによって穴１３に傾斜がつく、この
穴明き基板１２の表面を研磨して滑らかな面にしたあと
、ドレイン層ｌの表面と接着する。接着には、例えば１
０′□’Ｐａの減圧下で５００〜８００℃に加熱し、２
００〜５００ Ｖ 、 ５００ｍ５のパルス電圧を印加
して行う静電接着法を通用した０次いで、ｐシリコン基
ｐのときオフ速度は従来のＩ ｕｓからｏ、７μｓに改
善され、特性のばらつきは±ｌＯ％程度であった。
０〜５００ ｐの径の穴１３を明ける０次にイオン注入
装置を用いて硼素を全面に打込み、ｐ゛ ドレイン層１
と同程度の不純物濃度にしたのち、表面を弗酸で軽くエ
ツチングする。これによって穴１３に傾斜がつく、この
穴明き基板１２の表面を研磨して滑らかな面にしたあと
、ドレイン層ｌの表面と接着する。接着には、例えば１
０′□’Ｐａの減圧下で５００〜８００℃に加熱し、２
００〜５００ Ｖ 、 ５００ｍ５のパルス電圧を印加
して行う静電接着法を通用した０次いで、ｐシリコン基
ｐのときオフ速度は従来のＩ ｕｓからｏ、７μｓに改
善され、特性のばらつきは±ｌＯ％程度であった。
第３図は別の実施例で、第１図、第２図と共通の部分に
は同一の符号が付されている。この場合はｎ−シリコン
基板の一面側にはｎ°バ７ファ層２のみ形成し、ドレイ
ン層１を形成せず、穴明きｐ゛シリコン基板１２が直接
バッファ層２に接着されている０Ｍからなるドレイン電
極１１はｎ゛バフフ１層２上にも被着するが、その際界
面にｐ層が形成されるため、バッファ層２とドレイン電
極と短絡されることはない、この構造はドレイン層１の
形成は不要となるが、接着界面に生ずるｐ層とｎ゛バ、
ファ層との間の接合が不安定なため特性のばらつきは±
２０％程度に増大した。
は同一の符号が付されている。この場合はｎ−シリコン
基板の一面側にはｎ°バ７ファ層２のみ形成し、ドレイ
ン層１を形成せず、穴明きｐ゛シリコン基板１２が直接
バッファ層２に接着されている０Ｍからなるドレイン電
極１１はｎ゛バフフ１層２上にも被着するが、その際界
面にｐ層が形成されるため、バッファ層２とドレイン電
極と短絡されることはない、この構造はドレイン層１の
形成は不要となるが、接着界面に生ずるｐ層とｎ゛バ、
ファ層との間の接合が不安定なため特性のばらつきは±
２０％程度に増大した。
本発明によれば、ドレイン層のソース電極に対向する部
分を薄くすることにより、ｎ形高抵抗層内に残る電子の
オフ時における引き抜き速度を高めることができ、その
結果オフ速度を向上させることができた。このような構
造は半導体基板と穴明き半導体基板の接着で容易に得ら
れ、高価なエピタキシャル半導体基板を用いる必要がな
いため、低コスト化の点でも可能である。
分を薄くすることにより、ｎ形高抵抗層内に残る電子の
オフ時における引き抜き速度を高めることができ、その
結果オフ速度を向上させることができた。このような構
造は半導体基板と穴明き半導体基板の接着で容易に得ら
れ、高価なエピタキシャル半導体基板を用いる必要がな
いため、低コスト化の点でも可能である。
第１図は本発明の一実施例のＭＢＴの断面図、第２図は
従来のＭＢＴの断面図、第３図は本発明の別の実施例の
ＭＢＴの断面図である。 １：ｐ層 ドレイン層、２：ｎ゛バンフ１層、３：ｎ形
高抵抗層、４；ｐ形ベース層、５：ｎ。 ソース層、６：チャネル形成領域、７１．７２ ：絶
縁膜、８：ゲート電極、９：ソース電極、１１ニドレイ
ン電極、１２：ｐ層 シリコン基板、１３；穴。 ０″”）ｄｔ４：”Ｑ ｏ Ｍ ｓ、。 第 １ 図
従来のＭＢＴの断面図、第３図は本発明の別の実施例の
ＭＢＴの断面図である。 １：ｐ層 ドレイン層、２：ｎ゛バンフ１層、３：ｎ形
高抵抗層、４；ｐ形ベース層、５：ｎ。 ソース層、６：チャネル形成領域、７１．７２ ：絶
縁膜、８：ゲート電極、９：ソース電極、１１ニドレイ
ン電極、１２：ｐ層 シリコン基板、１３；穴。 ０″”）ｄｔ４：”Ｑ ｏ Ｍ ｓ、。 第 １ 図
Claims (1)
- １）高抵抗のｎ形層の一側の表面部に選択的にｐ形のベ
ース層を、さらにそのベース層の表面部に選択的にｎ形
の低抵抗ソース層を備え、高抵抗のｎ形層とソース層の
間にはさまれたベース層のチャネル形成領域表面上に絶
縁膜を介してゲート電極が設けられ、ソース層のチャネ
ル形成領域と反対側およびそれに隣接するベース層の表
面にソース電極が接触し、前記高抵抗のｎ形層の他側に
は低抵抗のｎ形バッファ層を介して低抵抗のｐ形ドレイ
ン層が設けられ、そのｐ形ドレイン層にドレイン電極が
接触するものにおいて、ｐ形ドレイン層はソース電極に
対向する領域が薄く、その周囲の領域が厚いことを特徴
とする絶縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317892A JPH02163973A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317892A JPH02163973A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163973A true JPH02163973A (ja) | 1990-06-25 |
Family
ID=18093218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317892A Pending JPH02163973A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163973A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0525587A1 (de) * | 1991-07-29 | 1993-02-03 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| US5289019A (en) * | 1991-07-24 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| JP2000040825A (ja) * | 1998-06-30 | 2000-02-08 | Harris Corp | 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法 |
| WO2014206189A1 (zh) * | 2013-06-27 | 2014-12-31 | 无锡华润上华半导体有限公司 | 场截止型反向导通绝缘栅双极型晶体管及其制造方法 |
-
1988
- 1988-12-16 JP JP63317892A patent/JPH02163973A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289019A (en) * | 1991-07-24 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| EP0525587A1 (de) * | 1991-07-29 | 1993-02-03 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| JP2000040825A (ja) * | 1998-06-30 | 2000-02-08 | Harris Corp | 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法 |
| WO2014206189A1 (zh) * | 2013-06-27 | 2014-12-31 | 无锡华润上华半导体有限公司 | 场截止型反向导通绝缘栅双极型晶体管及其制造方法 |
| US10096699B2 (en) | 2013-06-27 | 2018-10-09 | Csmc Technologies Fab1 Co., Ltd. | Field-stop reverse conducting insulated gate bipolar transistor and manufacturing method therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0671079B2 (ja) | 双方向導通可能なモノリシック集積半導体デバイスとその製造方法 | |
| JP2896141B2 (ja) | 高耐圧半導体素子 | |
| JPH043981A (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JPH02163973A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2501810B2 (ja) | 縦型ｍｏｓｆｅｔ | |
| JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
| JP3312691B2 (ja) | 半導体装置 | |
| JPH0529628A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS624338A (ja) | 半導体装置の製造方法 | |
| JPH05121425A (ja) | バイポーラ静電誘導トランジスタ | |
| JP2808882B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS6276557A (ja) | 絶縁ゲ−ト型自己タ−ンオフ素子 | |
| JPS6031267Y2 (ja) | 半導体スイツチ | |
| JPS6381862A (ja) | 絶縁ゲ−ト型バイポ−ラトランジスタ | |
| JPH0472669A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS606104B2 (ja) | Ｍｉｓ半導体装置 | |
| JP2502696B2 (ja) | 半導体集積回路装置 | |
| JPS6334949A (ja) | 半導体装置及びその製造方法 | |
| JPS6212665B2 (ja) | ||
| KR100231891B1 (ko) | 절연게이트 바이폴라트랜지스터 및 그 제조방법 | |
| JPH06204463A (ja) | 半導体装置 | |
| JPS6381861A (ja) | 伝導度変調形ｍｏｓｆｅｔ | |
| JPH03218634A (ja) | 半導体装置およびその製造方法 | |
| JPH02267969A (ja) | 横型伝導度変調型ｍｏｓｆｅｔ | |
| JPH04144289A (ja) | 絶縁ゲート型バイポーラトランジスタ |