JPH02267969A - 横型伝導度変調型ｍｏｓｆｅｔ - Google Patents
横型伝導度変調型ｍｏｓｆｅｔInfo
- Publication number
- JPH02267969A JPH02267969A JP1089050A JP8905089A JPH02267969A JP H02267969 A JPH02267969 A JP H02267969A JP 1089050 A JP1089050 A JP 1089050A JP 8905089 A JP8905089 A JP 8905089A JP H02267969 A JPH02267969 A JP H02267969A
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- Japan
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- electrode
- voltage
- gate
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、横型バイポーラトランジスタのベース電流を
ＭＯＳＦＥＴのチャネル電流によって供給する横型伝導
度変調型ＭＯ３ＦＥＴおよびその制御方法に関する。
ＭＯＳＦＥＴのチャネル電流によって供給する横型伝導
度変調型ＭＯ３ＦＥＴおよびその制御方法に関する。
伝導度変調型ＭＯ３ＦＥＴは絶縁ゲート型バイポーラト
ランジスタ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒＴｒａｎｓｌａｔｏｒ）とも呼ばれるので以下
Ｉ ＧＢＴと略称する。ＩＧＢＴは、電圧駆動型のバイ
ポーラ素子として知られ、当初はたて型の素子として開
発が進められ、最近になり横型のＩ ＧＥＴが開発され
るようになった。これは、たて型のＩＧＢＴは半導体基
板の表面と裏面との間に電流が流れるのに対し、横型の
Ｉ ＧＢＴは半導体基板の一面側のみを使って形成され
るので、基板への組込みが簡単で同一基板内の集積回路
との接続が容易であることによる。
ランジスタ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒＴｒａｎｓｌａｔｏｒ）とも呼ばれるので以下
Ｉ ＧＢＴと略称する。ＩＧＢＴは、電圧駆動型のバイ
ポーラ素子として知られ、当初はたて型の素子として開
発が進められ、最近になり横型のＩ ＧＥＴが開発され
るようになった。これは、たて型のＩＧＢＴは半導体基
板の表面と裏面との間に電流が流れるのに対し、横型の
Ｉ ＧＢＴは半導体基板の一面側のみを使って形成され
るので、基板への組込みが簡単で同一基板内の集積回路
との接続が容易であることによる。
第２図は従来の横型のＮチャネルＩ ＧＢＴを示し、Ｎ
−基Ｆｉ、１の一面に設けられたＰウェル２の表面部に
は２０層３およびそれに接するＮ９ソース層４が設けら
れ、その両層にソース端子Ｓに接続されるソース電極５
が接触している。ソース層４とＮ−基板領域１の間の上
には、ゲート酸化膜６を介して多結晶シリコンゲート電
極７が設けられ、ゲート端子Ｇに接続されている。Ｐウ
ェル層２と間隔を置いてＰｏ ドレイン層９を囲むＮ゛
バッファ８７２１層８ており、Ｐ゛層９はドレイン端子
りに接続されるドレイン電８ｉ１０が接触している。
−基Ｆｉ、１の一面に設けられたＰウェル２の表面部に
は２０層３およびそれに接するＮ９ソース層４が設けら
れ、その両層にソース端子Ｓに接続されるソース電極５
が接触している。ソース層４とＮ−基板領域１の間の上
には、ゲート酸化膜６を介して多結晶シリコンゲート電
極７が設けられ、ゲート端子Ｇに接続されている。Ｐウ
ェル層２と間隔を置いてＰｏ ドレイン層９を囲むＮ゛
バッファ８７２１層８ており、Ｐ゛層９はドレイン端子
りに接続されるドレイン電８ｉ１０が接触している。
このような断面構造をもつＩＧＥＴは次のような動作で
スイッチングを行う、まず、ゲート電極７に正の電位を
かけることによりゲート接続ｌｌ！６直下に反転層を形
成し、Ｎチャネルかつ（られる。
スイッチングを行う、まず、ゲート電極７に正の電位を
かけることによりゲート接続ｌｌ！６直下に反転層を形
成し、Ｎチャネルかつ（られる。
このため、ソース側から電子がＮ０層４を通じ、チャネ
ルを介してＮ−層１へ入る。この注入電子がＮ゛層８通
り４のＰ゛層９入ると、中性条件を満たすぺ＜Ｐ”層９
より正孔がＮ゛層８介してＮ−層ｌへ注入される。これ
が、伝導度変調である。この伝導度変調によりＩ ＧＢ
Ｔは著しく抵抗の低い素子となる。
ルを介してＮ−層１へ入る。この注入電子がＮ゛層８通
り４のＰ゛層９入ると、中性条件を満たすぺ＜Ｐ”層９
より正孔がＮ゛層８介してＮ−層ｌへ注入される。これ
が、伝導度変調である。この伝導度変調によりＩ ＧＢ
Ｔは著しく抵抗の低い素子となる。
しかし、オフ状態では、この伝導度変調を受けた過剰の
キャリアはスイッチングスピードを遅くするばかりであ
る。このため通常はライフタイムキラーと称する再結合
中心をオフ状態では速やかにキャリアは再結合してしま
うように工夫されている。しかしながら、ライフタイム
キラーを多く導入すると再結合が促進され、オン状態で
の抵抗が上昇してしまうというトレードオフの関係にあ
った。
キャリアはスイッチングスピードを遅くするばかりであ
る。このため通常はライフタイムキラーと称する再結合
中心をオフ状態では速やかにキャリアは再結合してしま
うように工夫されている。しかしながら、ライフタイム
キラーを多く導入すると再結合が促進され、オン状態で
の抵抗が上昇してしまうというトレードオフの関係にあ
った。
また、ライフタイムキラーを入れると第３図の曲線３１
に示すようなＩ−Ｖ特性となり電圧区間Ａではソース・
ドレイン間に電圧を印加しているにもかかわらず電流が
流れない部分が生ずる。前述したライフタイムキラーを
多くすると、区間Ａはそれに応じて広がっていき、２０
Ｖにも達する。これは、電子がソース側から注入されて
もＮ−層１で再結合してしまうため、ドレインの２１層
８まで届かない、このため正孔の注入も生じないことに
よる。
に示すようなＩ−Ｖ特性となり電圧区間Ａではソース・
ドレイン間に電圧を印加しているにもかかわらず電流が
流れない部分が生ずる。前述したライフタイムキラーを
多くすると、区間Ａはそれに応じて広がっていき、２０
Ｖにも達する。これは、電子がソース側から注入されて
もＮ−層１で再結合してしまうため、ドレインの２１層
８まで届かない、このため正孔の注入も生じないことに
よる。
このように、オン状態にありながら電圧を印加しても１
に流が流れないというのは、スイッチング素子として好
ましくない、このような好ましくないＩ−Ｖ特性を改善
するためには、ライフタイムキラーを少なくすれば効果
がある。ライフタイムキラーを少なくすれば、電子がド
レイン側へ到達する確率が増加し、それにより正孔の注
入が生ずるから、第３図の区間Ａは小さくなる。しかし
、スイッチングスピードは下がり、このことは特性上好
ましくない。
に流が流れないというのは、スイッチング素子として好
ましくない、このような好ましくないＩ−Ｖ特性を改善
するためには、ライフタイムキラーを少なくすれば効果
がある。ライフタイムキラーを少なくすれば、電子がド
レイン側へ到達する確率が増加し、それにより正孔の注
入が生ずるから、第３図の区間Ａは小さくなる。しかし
、スイッチングスピードは下がり、このことは特性上好
ましくない。
本発明の目的は、上述の問題を解決し、スイッチングス
ピードを下げることなく、オン状態での電流の立上がり
が低い電圧で起こる横型ＩＧＢＴを提供することにある
。
ピードを下げることなく、オン状態での電流の立上がり
が低い電圧で起こる横型ＩＧＢＴを提供することにある
。
上記の目的を達成するために、本発明は、低不純物濃度
でライフタイムが短くされた第一導電形の半導体基板の
表面部に選択的に第二導電形の第９１域と第一導電形の
第二領域とが所定の間隔を介して位置し、第−領域の表
面部にいずれも高不純物濃度の第二導電形の第三領域と
第一導電形の第四領域が選択的に形成され、第三領域と
第四領域はソース電極によって短絡され、第四領域と基
板領域の間の第一領域の表面には酸化膜を介してゲート
電極が設けられ、かつ第二領域の表面部にはドレイン電
極が接触する高不純物濃度の第二導電形の第五領域が選
択的に形成される横型ＩＧＢＴにおいて、第一領域と第
二領域の間に露出する半導体基板の表面に酸化膜を介し
て第二のゲート電極が設けられたものとする。
でライフタイムが短くされた第一導電形の半導体基板の
表面部に選択的に第二導電形の第９１域と第一導電形の
第二領域とが所定の間隔を介して位置し、第−領域の表
面部にいずれも高不純物濃度の第二導電形の第三領域と
第一導電形の第四領域が選択的に形成され、第三領域と
第四領域はソース電極によって短絡され、第四領域と基
板領域の間の第一領域の表面には酸化膜を介してゲート
電極が設けられ、かつ第二領域の表面部にはドレイン電
極が接触する高不純物濃度の第二導電形の第五領域が選
択的に形成される横型ＩＧＢＴにおいて、第一領域と第
二領域の間に露出する半導体基板の表面に酸化膜を介し
て第二のゲート電極が設けられたものとする。
第一領域と第二領域の間に露出する基板の表面に酸化膜
を介して設けられたゲート電極に電圧を印加すると、第
一領域と第二領域の間の基板表面層に反転領域が形成さ
れるので、ソース側から注入される一方のキャリアが再
結合をしないでこの反転領域を通じて急速にドレイン側
に到達し、他方のキャリアの注入をひきおこし、ソース
・ドレイン間に電流が流れる。その結果、ソース・ドレ
イン間に電圧が印加されても電流の流れない区間が狭め
られる。
を介して設けられたゲート電極に電圧を印加すると、第
一領域と第二領域の間の基板表面層に反転領域が形成さ
れるので、ソース側から注入される一方のキャリアが再
結合をしないでこの反転領域を通じて急速にドレイン側
に到達し、他方のキャリアの注入をひきおこし、ソース
・ドレイン間に電流が流れる。その結果、ソース・ドレ
イン間に電圧が印加されても電流の流れない区間が狭め
られる。
第１図は本発明の横型Ｉ ＧＢＴを示し、第２図と共通
の部分には同一の符号が付されている。この場合の基＋
ｉｉｌ内に形成される層ｉ造は第２図の従来例と同じで
ある。すなわち比抵抗５０〜１００Ω値のＮ−シリコン
基板１に表面からの選択拡散によりいずれも幅４０〜５
０Ｉｆｍで表面不純物濃度５×１０１ｔｈ／ ｃｄのＰ
ウェル（第一領域）２と表面不純物濃度約１０” ／
ｃｊのＮ°バフファ層 （第二領域）８が５０〜１００
ｎの間隔ｄを介して形成されている。
の部分には同一の符号が付されている。この場合の基＋
ｉｉｌ内に形成される層ｉ造は第２図の従来例と同じで
ある。すなわち比抵抗５０〜１００Ω値のＮ−シリコン
基板１に表面からの選択拡散によりいずれも幅４０〜５
０Ｉｆｍで表面不純物濃度５×１０１ｔｈ／ ｃｄのＰ
ウェル（第一領域）２と表面不純物濃度約１０” ／
ｃｊのＮ°バフファ層 （第二領域）８が５０〜１００
ｎの間隔ｄを介して形成されている。
ｄの寸法は、素子の耐圧により異なり、例えば耐圧１２
００Ｖ、 Ｍ板比延抗１００Ω国のときには１００−に
される、Ｐウェル２にはさらに表面からの選択不純物拡
散で深さ４〜５−１表面不純物濃度ＩＱ＋９／−以上の
Ｐ゛接触層 （第三領域）３と深さ１−以下１表面不純
物源度約１０”／−のＮ゛ソース層第四領域）４が設け
られている。一方、Ｎ“バッファ層８にも表面からの選
択不純物拡散で幅２０〜３ Ｑ 、ｗ 、深さ４〜５
ｎ、表面不純物濃度約１０”／−のＰ゛ ドレイン層
（第五領域）９が設けられている。Ｎ０ソ一ス層４と表
面に露出したＮ−基板１の間の上には、厚さ１０００人
のゲート酸化膜６を介して不純物濃度１０” ／ ｃｄ
の多結晶シリコンにより厚さ１ｎのゲート電極７で形成
されている。さらに、本発明により露出したＮ−基板１
の表面上にゲート酸化膜１１を介して第二のゲート電極
１２が形成され、ゲート端子Ｇ゛と接続されている。ゲ
ート酸化膜１１は、第二ゲート電極１２に印加される電
圧がゲート電極７に印加される電圧より高いので、ゲー
ト酸化膜６より厚くされる。従って第二ゲート１ｔｆｉ
１２に印加される電圧に応じた厚さにされる。
００Ｖ、 Ｍ板比延抗１００Ω国のときには１００−に
される、Ｐウェル２にはさらに表面からの選択不純物拡
散で深さ４〜５−１表面不純物濃度ＩＱ＋９／−以上の
Ｐ゛接触層 （第三領域）３と深さ１−以下１表面不純
物源度約１０”／−のＮ゛ソース層第四領域）４が設け
られている。一方、Ｎ“バッファ層８にも表面からの選
択不純物拡散で幅２０〜３ Ｑ 、ｗ 、深さ４〜５
ｎ、表面不純物濃度約１０”／−のＰ゛ ドレイン層
（第五領域）９が設けられている。Ｎ０ソ一ス層４と表
面に露出したＮ−基板１の間の上には、厚さ１０００人
のゲート酸化膜６を介して不純物濃度１０” ／ ｃｄ
の多結晶シリコンにより厚さ１ｎのゲート電極７で形成
されている。さらに、本発明により露出したＮ−基板１
の表面上にゲート酸化膜１１を介して第二のゲート電極
１２が形成され、ゲート端子Ｇ゛と接続されている。ゲ
ート酸化膜１１は、第二ゲート電極１２に印加される電
圧がゲート電極７に印加される電圧より高いので、ゲー
ト酸化膜６より厚くされる。従って第二ゲート１ｔｆｉ
１２に印加される電圧に応じた厚さにされる。
すなわち、基板１の表面に１０００人の厚さの酸化膜を
形成後、ゲート電８ｉ７が設けられる領域を窒化膜で覆
い、さらに酸化を行って形成したものである。ゲートｔ
８ｉ７および１２は、この厚さの異なる酸化膜上に同時
に多結晶シリコンを堆積したのち、切離して形成したも
のである。なお基板１には裏面から金などのライフタイ
ムキラーが導入されているが、電子線照射によってライ
フタイムを短くしてもよい。
形成後、ゲート電８ｉ７が設けられる領域を窒化膜で覆
い、さらに酸化を行って形成したものである。ゲートｔ
８ｉ７および１２は、この厚さの異なる酸化膜上に同時
に多結晶シリコンを堆積したのち、切離して形成したも
のである。なお基板１には裏面から金などのライフタイ
ムキラーが導入されているが、電子線照射によってライ
フタイムを短くしてもよい。
このような横型Ｉ ＧＢＴを、ドレイン端子りとソース
端子Ｓの間に電圧を印加した状態でオンにしようとする
ときには、ゲート端子Ｇに電圧を印加するばかりでなく
、ゲート端子Ｇ゛にも電圧を印加すると、Ｐウェル２と
Ｎ°バッファ層８の間の基板１の表面層に低抵抗の反転
領域が形成され、ソース側から注入される電子の通り路
が生じ、容易にドレイン側に電子が到達しうるようにな
る。
端子Ｓの間に電圧を印加した状態でオンにしようとする
ときには、ゲート端子Ｇに電圧を印加するばかりでなく
、ゲート端子Ｇ゛にも電圧を印加すると、Ｐウェル２と
Ｎ°バッファ層８の間の基板１の表面層に低抵抗の反転
領域が形成され、ソース側から注入される電子の通り路
が生じ、容易にドレイン側に電子が到達しうるようにな
る。
それによってＰ゛ ドレイン層９からの正孔の注入を容
易にひきおこす結果となり、Ｉ−Ｖ特性は第３図の線３
２で示すように電流の流れない区間が従来のＡよりはる
かに少なくなる。しかし、ドレイン側のＰＮ接合のビル
トインポテンシャルに対する部分だけは電流の立上がる
ために必要であるがその値は１■以下で従来の２０Ｖに
比較すれば無視できる。
易にひきおこす結果となり、Ｉ−Ｖ特性は第３図の線３
２で示すように電流の流れない区間が従来のＡよりはる
かに少なくなる。しかし、ドレイン側のＰＮ接合のビル
トインポテンシャルに対する部分だけは電流の立上がる
ために必要であるがその値は１■以下で従来の２０Ｖに
比較すれば無視できる。
上記の実施例は、Ｎチャネル横型Ｉ ＧＢＴについて述
べたが、各層の導電型の逆であるＰチャネル横型ＩＧＢ
Ｔについても同様に実施できる。
べたが、各層の導電型の逆であるＰチャネル横型ＩＧＢ
Ｔについても同様に実施できる。
本発明は、ライフタイムキラーの導入などによりライフ
タイムを短くされた低不純物濃度？■域で注入されるキ
ャリアが再結合してしまい、ドレイン側に届かないのを
防ぐために、低不純物濃度領域の表面に反転領域を形成
するゲート′ｒ！１極をゲート酸化膜を介して設けるこ
とにより、オン状態にする際の電流の立上がりが極めて
早くなり、スイッチングスピードを下げることなしにｉ
ｓ・電圧特性の改善された横型Ｉ Ｃ；ＢＴを得ること
ができた。
タイムを短くされた低不純物濃度？■域で注入されるキ
ャリアが再結合してしまい、ドレイン側に届かないのを
防ぐために、低不純物濃度領域の表面に反転領域を形成
するゲート′ｒ！１極をゲート酸化膜を介して設けるこ
とにより、オン状態にする際の電流の立上がりが極めて
早くなり、スイッチングスピードを下げることなしにｉ
ｓ・電圧特性の改善された横型Ｉ Ｃ；ＢＴを得ること
ができた。
第１図は本発明の一実施例の横型ｒＧＢＴの断面図、第
２図は従来の横型Ｉ ＧＢＴの断面図、第３図は従来お
よび本発明の一実施例の横型ｒＧＢＴの電流・電圧特性
線図である。 １：Ｎ−シリコン基板、２：Ｐウェル（第一領域）
３１ｐ”接触層 （第三領域） ４：Ｎ”ソース
層 （第四領域） ５：ソース電極、６，１１：ゲー
ト酸化膜、７；ゲート電極、８：Ｎ０バッファ層 （第二領域） ９ ： ド １１７４７層 （第五６１域） １０ ニ ドレイン電極、 １２ ： 第ニゲ− １・電極。 ？）−１口
２図は従来の横型Ｉ ＧＢＴの断面図、第３図は従来お
よび本発明の一実施例の横型ｒＧＢＴの電流・電圧特性
線図である。 １：Ｎ−シリコン基板、２：Ｐウェル（第一領域）
３１ｐ”接触層 （第三領域） ４：Ｎ”ソース
層 （第四領域） ５：ソース電極、６，１１：ゲー
ト酸化膜、７；ゲート電極、８：Ｎ０バッファ層 （第二領域） ９ ： ド １１７４７層 （第五６１域） １０ ニ ドレイン電極、 １２ ： 第ニゲ− １・電極。 ？）−１口
Claims (1)
- １）低不純物濃度でライフタイムが短くされた第一導電
形の半導体基板の表面部に選択的に第二導電形の第一領
域と第一導電形の第二領域とが所定の間隔を介して位置
し、第一領域の表面部にいずれも高不純物濃度の第二導
電形の第三領域と第一導電形の第四領域が選択的に形成
され、第三領域と第四領域はソース電極によって短絡さ
れ、第四領域と基板領域の間の第一領域の表面には酸化
膜を介してゲート電極が設けられ、かつ第二領域にはド
レイン電極が接触する高不純物濃度の第二導電形の第五
領域が選択的に形成されるものにおいて、第一領域と第
二領域の間に露出する半導体基板の表面に酸化膜を介し
て第二のゲート電極が設けられたことを特徴とする横型
伝導度変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1089050A JPH02267969A (ja) | 1989-04-07 | 1989-04-07 | 横型伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1089050A JPH02267969A (ja) | 1989-04-07 | 1989-04-07 | 横型伝導度変調型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02267969A true JPH02267969A (ja) | 1990-11-01 |
Family
ID=13960052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1089050A Pending JPH02267969A (ja) | 1989-04-07 | 1989-04-07 | 横型伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02267969A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5421129A (en) * | 1992-01-28 | 1995-06-06 | Kajima Corporation | Vibration control device for structure |
-
1989
- 1989-04-07 JP JP1089050A patent/JPH02267969A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5421129A (en) * | 1992-01-28 | 1995-06-06 | Kajima Corporation | Vibration control device for structure |
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