JPH0216473A - モード設定回路 - Google Patents
モード設定回路Info
- Publication number
- JPH0216473A JPH0216473A JP63167525A JP16752588A JPH0216473A JP H0216473 A JPH0216473 A JP H0216473A JP 63167525 A JP63167525 A JP 63167525A JP 16752588 A JP16752588 A JP 16752588A JP H0216473 A JPH0216473 A JP H0216473A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- reset
- mode setting
- counter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000005540 biological transmission Effects 0.000 claims 2
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 210000000936 intestine Anatomy 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモード設定回路に関し、特に集積回路に内蔵さ
れ、集積回路の内部回路の動作モードを切替えるための
モード設定回路に関する。
れ、集積回路の内部回路の動作モードを切替えるための
モード設定回路に関する。
従来、集積回路の動作をいくつかの動作モードに分け、
使用時の条件などによりその動作モードを切替えて使用
することが行われている。例えば、集積回路が正常に働
くかどうかをチエツクする必要がある場合には、通常の
使用状態における動作モードを停止させてテストモード
に切替え、その回路の動作状態を調べることができるよ
うに集積回路にテストモードが設定できるモード設定回
路が設けられている。そして必要の都度モード設定回路
を使用してその回路の動作状態を通常の動作モードから
テストモードに切替えテストを行っている。
使用時の条件などによりその動作モードを切替えて使用
することが行われている。例えば、集積回路が正常に働
くかどうかをチエツクする必要がある場合には、通常の
使用状態における動作モードを停止させてテストモード
に切替え、その回路の動作状態を調べることができるよ
うに集積回路にテストモードが設定できるモード設定回
路が設けられている。そして必要の都度モード設定回路
を使用してその回路の動作状態を通常の動作モードから
テストモードに切替えテストを行っている。
このモード設定回路の一例としては、入力する電圧値と
して３レベルの電圧信号（例えばＯＶ。
して３レベルの電圧信号（例えばＯＶ。
＋５ｖ、＋１０Ｖ）を入力とする３値入力端子を設けた
ものがある。通常の使用状態における動作モードでは、
この入力端子に２値の電圧（例えばＯＶ、＋５Ｖ）を入
力して回路動作の切替えなどを行っているが、回路動作
の点検のためテストモードに切替えてテストを行いたい
ときには、入力端子に３値目の電圧（＋１０Ｖ）を入力
する。
ものがある。通常の使用状態における動作モードでは、
この入力端子に２値の電圧（例えばＯＶ、＋５Ｖ）を入
力して回路動作の切替えなどを行っているが、回路動作
の点検のためテストモードに切替えてテストを行いたい
ときには、入力端子に３値目の電圧（＋１０Ｖ）を入力
する。
テストモード設定回路は３値目の電圧（＋１０■）が入
力されると、この電圧を他の電圧と識別することにより
、テストモード設定信号を集積回路の内部回路に送出し
、集積回路の内部回路をテストモード状態に切替えるこ
とができるようになっている。
力されると、この電圧を他の電圧と識別することにより
、テストモード設定信号を集積回路の内部回路に送出し
、集積回路の内部回路をテストモード状態に切替えるこ
とができるようになっている。
上述した従来のモード設定回路は、モード切替えを行う
ため３値目の入力電圧を入力しているので、人力された
３値目の電圧（＋１０Ｖ）が外部ノイズなどにより他の
電圧（０■又は＋５Ｖ）値に近い値に変化したときは誤
動作により目的のモード切替えを行うことができなかっ
たり、又、２値の電圧（ＯＶ、＋５Ｖ）のいずれかを入
力して回路を動作させているときに、外部ノイズなどに
より３値目の電圧（＋１０Ｖ）に近い電圧が生じた場合
は、そのときの動作モードから別の動作モード（上記の
例ではテストモード）に切替わってしまうという問題点
があった。
ため３値目の入力電圧を入力しているので、人力された
３値目の電圧（＋１０Ｖ）が外部ノイズなどにより他の
電圧（０■又は＋５Ｖ）値に近い値に変化したときは誤
動作により目的のモード切替えを行うことができなかっ
たり、又、２値の電圧（ＯＶ、＋５Ｖ）のいずれかを入
力して回路を動作させているときに、外部ノイズなどに
より３値目の電圧（＋１０Ｖ）に近い電圧が生じた場合
は、そのときの動作モードから別の動作モード（上記の
例ではテストモード）に切替わってしまうという問題点
があった。
本発明の目的は、集積回路の内部回路が設定された動作
モードで回路動作を開始した後は、入力端子からのノイ
ズなどによりモード設定回路が誤動作し、内部回路の動
作モードが変化してしまうことのないモード設定回路を
提供することにある。
モードで回路動作を開始した後は、入力端子からのノイ
ズなどによりモード設定回路が誤動作し、内部回路の動
作モードが変化してしまうことのないモード設定回路を
提供することにある。
本発明のモード設定回路は、
（Ａ）リセット信号入力端子から入力されたリセット信
号により動作状態を初期状態に制御され、クロック信号
を受信して前記クロック信号を計数し、前記クロック信
号の周波数を分周した出力信号を送出するカウンタ、 （Ｂ）前記リセット信号入力端子から入力されたリセッ
ト信号を受信して集積回路の内部回路をリセットするた
めの信号を集積回路の内部回路へ送出し、前記カウンタ
の出力信号を受信して集積回路の内部回路をリセットす
るための信号の送出を停止する内部リセット制御回路、
（Ｃ）前記クロック信号と前記カウンタの出力信号とを
受信し、前記カウンタの出力信号により前記クロック信
号の送出及び送出停止の制御を行うクロック制御回路、 （Ｄ）前記カウンタの出力信号をゲート信号として受信
し、モード設定入力端子から入力されたモード設定信号
の集積回路の内部回路への送出及び送出停止の制御を前
記カウンタの出力信号により行うトランスファゲート、 （Ｅ）前記リセット信号入力端子から入力されたリセッ
ト信号により動作状態をリセット状態に制御され、前記
トランスファゲートから送出されたモード設定信号を受
信して保持し、且つ集積回路の内部回路へ送出するラッ
チ回路、を備えて構成されている。
号により動作状態を初期状態に制御され、クロック信号
を受信して前記クロック信号を計数し、前記クロック信
号の周波数を分周した出力信号を送出するカウンタ、 （Ｂ）前記リセット信号入力端子から入力されたリセッ
ト信号を受信して集積回路の内部回路をリセットするた
めの信号を集積回路の内部回路へ送出し、前記カウンタ
の出力信号を受信して集積回路の内部回路をリセットす
るための信号の送出を停止する内部リセット制御回路、
（Ｃ）前記クロック信号と前記カウンタの出力信号とを
受信し、前記カウンタの出力信号により前記クロック信
号の送出及び送出停止の制御を行うクロック制御回路、 （Ｄ）前記カウンタの出力信号をゲート信号として受信
し、モード設定入力端子から入力されたモード設定信号
の集積回路の内部回路への送出及び送出停止の制御を前
記カウンタの出力信号により行うトランスファゲート、 （Ｅ）前記リセット信号入力端子から入力されたリセッ
ト信号により動作状態をリセット状態に制御され、前記
トランスファゲートから送出されたモード設定信号を受
信して保持し、且つ集積回路の内部回路へ送出するラッ
チ回路、を備えて構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
第１図のモード設定回路は、クロック信号を受信し計数
してクロック信号の周波数を分周した出力信号９を送出
するカウンタ２、リセット信号入力端子Ｒから入力され
たリセット信号を受信して集積回路の内部回路をリセッ
トするための集積回路内部リセット信号を集積回路の内
部回路へ送出し、カウンタ２の出力信号９を受信して集
積回路内部リセット信号の送出を停止するリセット制御
回路４、クロック信号とカウンタ２の出力信号９とを受
信し、カウンタ２の出力信号９によりクロック信号の送
出及び送出停止の制御を行うクロック制御回路５、カウ
ンタ２の出力信号９をゲート信号として受信し、モード
設定入力端子Ｐから入力されたモード設定信号の集積回
路の内部回路への送出及び送出停止の制御を前記カウン
タ２の出力信号９により行うＰ型トランスファゲート３
、Ｐ型トランスファゲート３から送出されたモード設定
信号を受信し保持して集積回路の内部回路へモード設定
信号を送出するラッチ回路１から構成される。
してクロック信号の周波数を分周した出力信号９を送出
するカウンタ２、リセット信号入力端子Ｒから入力され
たリセット信号を受信して集積回路の内部回路をリセッ
トするための集積回路内部リセット信号を集積回路の内
部回路へ送出し、カウンタ２の出力信号９を受信して集
積回路内部リセット信号の送出を停止するリセット制御
回路４、クロック信号とカウンタ２の出力信号９とを受
信し、カウンタ２の出力信号９によりクロック信号の送
出及び送出停止の制御を行うクロック制御回路５、カウ
ンタ２の出力信号９をゲート信号として受信し、モード
設定入力端子Ｐから入力されたモード設定信号の集積回
路の内部回路への送出及び送出停止の制御を前記カウン
タ２の出力信号９により行うＰ型トランスファゲート３
、Ｐ型トランスファゲート３から送出されたモード設定
信号を受信し保持して集積回路の内部回路へモード設定
信号を送出するラッチ回路１から構成される。
次に、動作を説明する。
リセット入力端子Ｒに与えられるリセット信号はｒ Ｌ
ｏ ｗ 」レベル（以下「Ｌ」レベルという）で集積
回路の内部回路をリセッｌ−Ｌ、ｒＨｉｇｈ」レベル（
以下「Ｈ」レベルという）でリセット状態を解除する。
ｏ ｗ 」レベル（以下「Ｌ」レベルという）で集積
回路の内部回路をリセッｌ−Ｌ、ｒＨｉｇｈ」レベル（
以下「Ｈ」レベルという）でリセット状態を解除する。
又、モード設定入力端子Ｐに与えられるモード設定信号
は「Ｌ」レベルで集積回路の内部回路を通常の動作状態
とし、ｒＨ」レベルでテストモード状態にする。
は「Ｌ」レベルで集積回路の内部回路を通常の動作状態
とし、ｒＨ」レベルでテストモード状態にする。
第２図は第１図の回路動作を示す波形図である。
まず、外部からリセット信号がリセット信号入力端子Ｒ
を介して与えられると、リセット信号はＪセット制御回
路４に入力される。このとき、リセット信号の信号レベ
ルを［ＬＪレベルにして入力すると、ＮＡＮＤで構成さ
れるリセット制御回路４は集積回路内部リセット信号を
ｒＨ，レベルで出力し、集積回路の内部回路をリセット
状態とする。又、同時にリセット信号はカウンタ２のリ
セット端子及びラッチ回路１のリセット端子に入力され
、カウンタ２を構成する２分周回路６ａの出力信号７，
２分周回路６ｂの出力信号８及びカウンタ２の出力信号
９は、すべてリセットされてｒＬ、レベルとなり、ラッ
チ回路１の出力も「Ｌ」レベルとなる。
を介して与えられると、リセット信号はＪセット制御回
路４に入力される。このとき、リセット信号の信号レベ
ルを［ＬＪレベルにして入力すると、ＮＡＮＤで構成さ
れるリセット制御回路４は集積回路内部リセット信号を
ｒＨ，レベルで出力し、集積回路の内部回路をリセット
状態とする。又、同時にリセット信号はカウンタ２のリ
セット端子及びラッチ回路１のリセット端子に入力され
、カウンタ２を構成する２分周回路６ａの出力信号７，
２分周回路６ｂの出力信号８及びカウンタ２の出力信号
９は、すべてリセットされてｒＬ、レベルとなり、ラッ
チ回路１の出力も「Ｌ」レベルとなる。
一方、クロック信号とカウンタ２の出力信号９がクロッ
ク制御回路５に入力されると、カウンタ２の出力信号９
は「Ｌ」レベルなので、クロック信号はそのまま出力さ
れ、インバータにより生成される逆相クロックとともに
カウンタ２に出力される。又、ｒｌ、レベルのカウンタ
２の出力信号９が入力されたＰ型トランスファゲート３
は導通状態となり、モード設定信号入力端子Ｐから入力
されたｒＨ，レベル（モード設定を示す）のモード設定
信号がＰ型トランスファゲート３を介してラッチ回路１
に入力される。しかし、このときはまだラッチ回路１が
リセッｌ−されているのでｒＨ，レベルのモード設定信
号をラッチせず、「Ｌ」レベルのままである。
ク制御回路５に入力されると、カウンタ２の出力信号９
は「Ｌ」レベルなので、クロック信号はそのまま出力さ
れ、インバータにより生成される逆相クロックとともに
カウンタ２に出力される。又、ｒｌ、レベルのカウンタ
２の出力信号９が入力されたＰ型トランスファゲート３
は導通状態となり、モード設定信号入力端子Ｐから入力
されたｒＨ，レベル（モード設定を示す）のモード設定
信号がＰ型トランスファゲート３を介してラッチ回路１
に入力される。しかし、このときはまだラッチ回路１が
リセッｌ−されているのでｒＨ，レベルのモード設定信
号をラッチせず、「Ｌ」レベルのままである。
次に、集積回路の内部回路のリセット状態を解除させる
ため、リセット入力端子Ｒに与えられるリセット信号を
「Ｌ」レベルから「Ｉ（」レベルに変えると、カウンタ
２はリセット状態から開放されクロック信号のカウント
を開始し、同様にリセ・ント状態から開放されたラッチ
回路１は、外部からモード設定信号入力端子Ｐを介して
与えられている「Ｈ」レベルのモード設定信号をラッチ
する。このため、ラッチ回路１の出力もｒＨ，レベルと
なり、ｒＨ，レベルのモード設定信号が集積回路の内部
回路に送出される。モード設定信号が「Ｈ」レベルのと
き、動作モードがテストモードになるように集積回路の
内部回路が構成されていれば、この信号が送出された後
、集積回路の内部回路のリセット状態が集積回路内部リ
セット信号により解除されて集積回路の内部回路はテス
トモード状態になる。しかし、カウンタ２の出力信号９
が「Ｌ」レベルのままなので集積回路内部リセット信号
も「Ｈ」レベルのままであり、集積回路の内部回路のリ
セット状態は解除されない。
ため、リセット入力端子Ｒに与えられるリセット信号を
「Ｌ」レベルから「Ｉ（」レベルに変えると、カウンタ
２はリセット状態から開放されクロック信号のカウント
を開始し、同様にリセ・ント状態から開放されたラッチ
回路１は、外部からモード設定信号入力端子Ｐを介して
与えられている「Ｈ」レベルのモード設定信号をラッチ
する。このため、ラッチ回路１の出力もｒＨ，レベルと
なり、ｒＨ，レベルのモード設定信号が集積回路の内部
回路に送出される。モード設定信号が「Ｈ」レベルのと
き、動作モードがテストモードになるように集積回路の
内部回路が構成されていれば、この信号が送出された後
、集積回路の内部回路のリセット状態が集積回路内部リ
セット信号により解除されて集積回路の内部回路はテス
トモード状態になる。しかし、カウンタ２の出力信号９
が「Ｌ」レベルのままなので集積回路内部リセット信号
も「Ｈ」レベルのままであり、集積回路の内部回路のリ
セット状態は解除されない。
カウンタ２の計数が進み、カウンタ２の出力信号９、す
なわち２分周回路６ｃの正相出力がｒＨ，レベルになる
と、クロック制御口Ｆ／＋５の出力はｒＨ，レベルとな
り、カウンタ２の計数が停止する。この状態になると、
リセット信号が再び「Ｌ」レベルになるまではカウンタ
２の出力信号９はｒＨ，レベルのままの状態を続ける。
なわち２分周回路６ｃの正相出力がｒＨ，レベルになる
と、クロック制御口Ｆ／＋５の出力はｒＨ，レベルとな
り、カウンタ２の計数が停止する。この状態になると、
リセット信号が再び「Ｌ」レベルになるまではカウンタ
２の出力信号９はｒＨ，レベルのままの状態を続ける。
又、モード設定信号がノイズによりｒＨ，レベルから「
Ｌ」レベルに変化してもラッチ回路１の出力はｒＨ」レ
ベルのままの状態を続ける。さらに、リセット制御回路
４はカウンタ２の「Ｉ（」レベルの出力信号９を受信し
、「Ｌ」レベルの集積回路内部リセット信号を出力して
内部回路のリセット状態を解除する。これによりモード
設定信号に従い内部回路はテストモード状態に入る。
Ｌ」レベルに変化してもラッチ回路１の出力はｒＨ」レ
ベルのままの状態を続ける。さらに、リセット制御回路
４はカウンタ２の「Ｉ（」レベルの出力信号９を受信し
、「Ｌ」レベルの集積回路内部リセット信号を出力して
内部回路のリセット状態を解除する。これによりモード
設定信号に従い内部回路はテストモード状態に入る。
−度テストモード状態に入ると、再度リセット及びリセ
ット状態の解除が行われるまではこの状態を持続する。
ット状態の解除が行われるまではこの状態を持続する。
モード設定を変更できるのは、リセット状態になってか
らリセット状態の解除が行われカウンタ２の出力信号９
がｒＨ」レベルになるまでの時間内であり、この時間が
短ければそれだけノイズなどによる誤動作も少なくなる
。又、カウンタの２分周回路の段数をふやせば、モード
設定の変更可能時間を長くすることができる。
らリセット状態の解除が行われカウンタ２の出力信号９
がｒＨ」レベルになるまでの時間内であり、この時間が
短ければそれだけノイズなどによる誤動作も少なくなる
。又、カウンタの２分周回路の段数をふやせば、モード
設定の変更可能時間を長くすることができる。
このように、限られた一定時間だけモード設定入力がで
きるようにすることにより、集積回路の内部回路が設定
された動作モードで回路動作を開始した後は、入力端子
からのノイズによりモード設定回路が誤動作し、内部回
路の動作モードが変化してしまうことのないようにする
ことができる。
きるようにすることにより、集積回路の内部回路が設定
された動作モードで回路動作を開始した後は、入力端子
からのノイズによりモード設定回路が誤動作し、内部回
路の動作モードが変化してしまうことのないようにする
ことができる。
以上説明したように、本発明は、クロック制御回路、内
部リセット制御回路、カウンタ、トラ〉′スフアゲート
を付加し、限られた一定時間だけモード設定入力ができ
るようにすることにより、集積回路の内部回路が設定さ
れた動作モードで回路動作を開始した後は、入力端子か
らのノイズによりモード設定回路が誤動作し、内部回路
の動作モードが変化してしまうことのないようにするこ
とができる効果を有する。
部リセット制御回路、カウンタ、トラ〉′スフアゲート
を付加し、限られた一定時間だけモード設定入力ができ
るようにすることにより、集積回路の内部回路が設定さ
れた動作モードで回路動作を開始した後は、入力端子か
らのノイズによりモード設定回路が誤動作し、内部回路
の動作モードが変化してしまうことのないようにするこ
とができる効果を有する。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路動作を示す波形図である。 ■・・・・・・ラッチ回路、２・・・・・・カウンタ、
３・・・・・・Ｐ形トランスファゲート、４・・・・・
・リセット制御回路、５・・・・・・クロック制御回路
、６ａ〜６ｃ・・・・・・２分周回路、７・・・・・・
カウンタ出力信号。 代理人 弁理士 内 原 音 ｌ ラッチ回路 ６ａ、６！＋： ｚ’ａ８腸 第１図
回路動作を示す波形図である。 ■・・・・・・ラッチ回路、２・・・・・・カウンタ、
３・・・・・・Ｐ形トランスファゲート、４・・・・・
・リセット制御回路、５・・・・・・クロック制御回路
、６ａ〜６ｃ・・・・・・２分周回路、７・・・・・・
カウンタ出力信号。 代理人 弁理士 内 原 音 ｌ ラッチ回路 ６ａ、６！＋： ｚ’ａ８腸 第１図
Claims (1)
- 【特許請求の範囲】 （Ａ）リセット信号入力端子から入力されたリセット信
号により動作状態を初期状態に制御され、クロック信号
を受信して前記クロック信号を計数し、前記クロック信
号の周波数を分周した出力信号を送出するカウンタ、 （Ｂ）前記リセット信号入力端子から入力されたリセッ
ト信号を受信して集積回路の内部回路をリセットするた
めの信号を集積回路の内部回路へ送出し、前記カウンタ
の出力信号を受信して集積回路の内部回路をリセットす
るための信号の送出を停止する内部リセット制御回路、 （Ｃ）前記クロック信号と前記カウンタの出力信号とを
受信し、前記カウンタの出力信号により前記クロック信
号の送出及び送出停止の制御を行うクロック制御回路、 （Ｄ）前記カウンタの出力信号をゲート信号として受信
し、モード設定入力端子から入力されたモード設定信号
の集積回路の内部回路への送出及び送出停止の制御を前
記カウンタの出力信号により行うトランスファゲート、 （Ｅ）前記リセット信号入力端子から入力されたリセッ
ト信号により動作状態をリセット状態に制御され、前記
トランスファゲートから送出されたモード設定信号を受
信して保持し、且つ集積回路の内部回路へ送出するラッ
チ回路、 を備えたことを特徴とするモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167525A JPH0216473A (ja) | 1988-07-04 | 1988-07-04 | モード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167525A JPH0216473A (ja) | 1988-07-04 | 1988-07-04 | モード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216473A true JPH0216473A (ja) | 1990-01-19 |
Family
ID=15851313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63167525A Pending JPH0216473A (ja) | 1988-07-04 | 1988-07-04 | モード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767694A (en) * | 1994-12-28 | 1998-06-16 | Nec Corporation | Information processing apparatus with a mode setting circuit |
-
1988
- 1988-07-04 JP JP63167525A patent/JPH0216473A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767694A (en) * | 1994-12-28 | 1998-06-16 | Nec Corporation | Information processing apparatus with a mode setting circuit |
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