JPH02165250A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH02165250A JPH02165250A JP63321569A JP32156988A JPH02165250A JP H02165250 A JPH02165250 A JP H02165250A JP 63321569 A JP63321569 A JP 63321569A JP 32156988 A JP32156988 A JP 32156988A JP H02165250 A JPH02165250 A JP H02165250A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- data
- data processing
- signal
- bus
- Prior art date
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- Granted
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリを有するデータ処理装置に関
し、特にキャッシュメモリを複数備えたリアルタイムマ
ルチタスクシステムに好適なデータ処理装置に関する。
し、特にキャッシュメモリを複数備えたリアルタイムマ
ルチタスクシステムに好適なデータ処理装置に関する。
第３図は従来のキャッシュメモリを備えたデータ処理装
置の要部の構成を示すブロック図の一例であり、たとえ
ば本願出願人が特願昭６３−１１２２２号として出願し
た構成と基本的に同一である。
置の要部の構成を示すブロック図の一例であり、たとえ
ば本願出願人が特願昭６３−１１２２２号として出願し
た構成と基本的に同一である。
図中、１はデータ処理部であり、後述するキャンシュメ
モリ２または主メモリ３に対してデータのアクセスを行
う。
モリ２または主メモリ３に対してデータのアクセスを行
う。
キャッシュメモリ２とデータ処理部１とは、データバス
ＢＤを介してシステムバスＳＢに接続されているが、こ
のシステムバスＳＨにはバスドライバ回路４が介装され
ている。
ＢＤを介してシステムバスＳＢに接続されているが、こ
のシステムバスＳＨにはバスドライバ回路４が介装され
ている。
バスドライバ回路４は、ゲート回路４１をＡＮＤゲート
４２の出力信号にて制御することにより開閉されて、デ
ータバスＢＤの駆動を制御する。これによリ、データ処
理部１及びキャッシュメモリ２とシステムバスＳＢとの
間が接続されまた遮断される。
４２の出力信号にて制御することにより開閉されて、デ
ータバスＢＤの駆動を制御する。これによリ、データ処
理部１及びキャッシュメモリ２とシステムバスＳＢとの
間が接続されまた遮断される。
バスドライバ回路４の＾ＮＤゲート４２は２人力であり
、第１の入力にはキャッシュメモリ２から出力される第
１信号Ｓｔが、第２の入力にはデータ処理部ｌから出力
される第２信号Ｓ２がそれぞれ与えられている。
、第１の入力にはキャッシュメモリ２から出力される第
１信号Ｓｔが、第２の入力にはデータ処理部ｌから出力
される第２信号Ｓ２がそれぞれ与えられている。
システムバスＳＲにはデータバスＢＤ、主メモリ３及び
伯の周辺機器５とが接続されている。
伯の周辺機器５とが接続されている。
主メモリ３にはデータ処理部ｌによるアクセス対象とな
る種々のデータが格納されている。
る種々のデータが格納されている。
なお、キャッシュメモリ２は４ウ工イセツトアソシアテ
イブ方式及びライトスル一方式を採用しており、常時主
メモリ３とのデータの一致を維持している。
イブ方式及びライトスル一方式を採用しており、常時主
メモリ３とのデータの一致を維持している。
このような従来のキャッシュメモリを備えたデータ処理
装置の動作は以下の如くである。
装置の動作は以下の如くである。
データ処理部１がデータのリードアクセスを行うと、キ
ャッシュメモリ２はアクセス対象のデータが自身に保持
されているか否かを判断する。当該データが保持されて
いる場合をキャッシュヒットと称し、当該データはキャ
ッシュメモリ２からデータバスＢＤを介してデータ処理
部１に送られる。
ャッシュメモリ２はアクセス対象のデータが自身に保持
されているか否かを判断する。当該データが保持されて
いる場合をキャッシュヒットと称し、当該データはキャ
ッシュメモリ２からデータバスＢＤを介してデータ処理
部１に送られる。
アクセス対象のデータがキャッシュメモリ２に保持され
ていない場合をキャッシュミスと称し、主メモリ３から
当該データを含む４ワード（キヤ・ノシュメモリ２のウ
ェイ数に対応する）のデータがシステムバスＳＲ及びデ
ータバスＢＤを介してキャッシュメモリ２及びデータ処
理部１に送られる。キャッシュメモリ２はこの主メモリ
３から送られた４ワードのデータを新たに保持し、デー
タ処理部１は当該データを取込む。
ていない場合をキャッシュミスと称し、主メモリ３から
当該データを含む４ワード（キヤ・ノシュメモリ２のウ
ェイ数に対応する）のデータがシステムバスＳＲ及びデ
ータバスＢＤを介してキャッシュメモリ２及びデータ処
理部１に送られる。キャッシュメモリ２はこの主メモリ
３から送られた４ワードのデータを新たに保持し、デー
タ処理部１は当該データを取込む。
４ウエイのキャッシュメモリ２は２ウ工イ単位で保持す
るデータのアクセスタイプを設定することが可能に構成
されている。ここで、アクセスタイプとは、そのバスサ
イクルにアクセスされているデータが命令、オペランド
データ、あるいはコブロセンサへのコマンド等の内のい
ずれかであることを示す。データ処理部１がリードアク
セスあるいはライトアクセスを行うサイクルは、必ず該
当するアドレスのデータのアクセスタイプの情報がデー
タ処理部１から出力される。データ処理部１がリードア
クセスする際にキャッシュミスした場合には、キャッシ
ュメモリ２はデータ処理部１から出力される該当するデ
ータのアクセスタイプの情報に従ってデータを記憶する
。また、データ処理部１がライトアクセスあるいはリー
ドアクセスする場合にも必ず、キャッシュメモリ２はデ
ータ処理部１から出力される該当するデータのアクセス
タイプの情報を参照する。
るデータのアクセスタイプを設定することが可能に構成
されている。ここで、アクセスタイプとは、そのバスサ
イクルにアクセスされているデータが命令、オペランド
データ、あるいはコブロセンサへのコマンド等の内のい
ずれかであることを示す。データ処理部１がリードアク
セスあるいはライトアクセスを行うサイクルは、必ず該
当するアドレスのデータのアクセスタイプの情報がデー
タ処理部１から出力される。データ処理部１がリードア
クセスする際にキャッシュミスした場合には、キャッシ
ュメモリ２はデータ処理部１から出力される該当するデ
ータのアクセスタイプの情報に従ってデータを記憶する
。また、データ処理部１がライトアクセスあるいはリー
ドアクセスする場合にも必ず、キャッシュメモリ２はデ
ータ処理部１から出力される該当するデータのアクセス
タイプの情報を参照する。
データ処理部１がリードアクセスあるいはライトアクセ
スする際には、まず最初にキャッシュメモリ２がアクセ
スされる。この際、データ処理部１から出力される信号
がそのまま主メモリ３に与えられると、キャッシュメモ
リ２がキャソシュヒ７トした場合にキャッシュメモリ２
からデータ処理部１へ出力されるデータと主メモリ３か
ら出力されるデータとがデータバスＤＢ上で衝突する。
スする際には、まず最初にキャッシュメモリ２がアクセ
スされる。この際、データ処理部１から出力される信号
がそのまま主メモリ３に与えられると、キャッシュメモ
リ２がキャソシュヒ７トした場合にキャッシュメモリ２
からデータ処理部１へ出力されるデータと主メモリ３か
ら出力されるデータとがデータバスＤＢ上で衝突する。
このため、データバスＤＢとシステムバスＳＢとの間に
バスドライバ回路４を介装することにより、データ処理
部１からのデータアクセスのための出力信号あるいはシ
ステムバスＳＲからデータ処理部１への入力信号を遮断
可能に構成しである。
バスドライバ回路４を介装することにより、データ処理
部１からのデータアクセスのための出力信号あるいはシ
ステムバスＳＲからデータ処理部１への入力信号を遮断
可能に構成しである。
データ処理部１がキャッシュミスした場合は、主メモリ
３に格納されているデータをデータ処理部１へ転送する
必要がある。このため、キャッシュメモリ２は自身がキ
ャッシュミスしたことを示す信号、即ち第１信号Ｓ１を
アクティブとしてバスドライバ回路４のＡＮＤゲート４
２へその第１人力として与える。これにより、バスドラ
イバ回路４のゲート回路４１が開いてデータバスＢＤが
駆動され、データ処理部ｌと主メモリ３との間のデータ
の送受が可能な状態になる。
３に格納されているデータをデータ処理部１へ転送する
必要がある。このため、キャッシュメモリ２は自身がキ
ャッシュミスしたことを示す信号、即ち第１信号Ｓ１を
アクティブとしてバスドライバ回路４のＡＮＤゲート４
２へその第１人力として与える。これにより、バスドラ
イバ回路４のゲート回路４１が開いてデータバスＢＤが
駆動され、データ処理部ｌと主メモリ３との間のデータ
の送受が可能な状態になる。
また、Ｉ１０領域等のようなキャッシング、即ちキャッ
シュメモリ２に保持されてはならないような領域をデー
タ処理部１がアクセスする際には、データ処理部１から
ノンキャッシャプル信号、即ち第２信号Ｓ２が出力され
る。この第２信号Ｓ２はバスドライバ回路４のＡＮＤゲ
ート４２の第２人力として与えられているので、バスド
ライバ回路４はデ−タバスＤＢを駆動し、データ処理部
１と主メモリ３との間のデータの送受を可能な状態とす
る。
シュメモリ２に保持されてはならないような領域をデー
タ処理部１がアクセスする際には、データ処理部１から
ノンキャッシャプル信号、即ち第２信号Ｓ２が出力され
る。この第２信号Ｓ２はバスドライバ回路４のＡＮＤゲ
ート４２の第２人力として与えられているので、バスド
ライバ回路４はデ−タバスＤＢを駆動し、データ処理部
１と主メモリ３との間のデータの送受を可能な状態とす
る。
以上のように、キャッシュメモリ２がキャツシュヒツト
した場合以外は、バスドライバ回路４に第１信号Ｓ１ま
たは第２信号Ｓ２を与えてゲート回路４１を開いてデー
タバスＢＤを駆動する必要がある。
した場合以外は、バスドライバ回路４に第１信号Ｓ１ま
たは第２信号Ｓ２を与えてゲート回路４１を開いてデー
タバスＢＤを駆動する必要がある。
キャッシュメモリ２を起動するには、キャッシュメモリ
２の内部レジスタに所定の値を設定する必要がある。キ
ャッシュメモリ２内の図示しない内部レジスタのＣＥビ
ット（Ｃａｃｈｅ Ｅｎａｂｌｅ Ｂｉｔ）を１１１に
設定すると、キャッシュメモリ２は起動してキャッシン
グ可能な状態になる。
２の内部レジスタに所定の値を設定する必要がある。キ
ャッシュメモリ２内の図示しない内部レジスタのＣＥビ
ット（Ｃａｃｈｅ Ｅｎａｂｌｅ Ｂｉｔ）を１１１に
設定すると、キャッシュメモリ２は起動してキャッシン
グ可能な状態になる。
ところで、第３図に示すデータ処理装置を起動した後、
キャッシュメモリ２が起動するまでの期間に周辺機器５
の環境設定をする場合、バスドライバ回路４は第１信号
Ｓ１及び第２信号Ｓ２のいずれもがアクティブにならな
いので、データバスＤＢが駆動されることはない。即ち
、データ処理部ｌと主メモリ３及び周辺機器５との間の
データの送受が出来ない状態がキャッシュメモリ２の起
動開始時まで維持されるので、周辺機器５の環境設定が
出来ないことになる。
キャッシュメモリ２が起動するまでの期間に周辺機器５
の環境設定をする場合、バスドライバ回路４は第１信号
Ｓ１及び第２信号Ｓ２のいずれもがアクティブにならな
いので、データバスＤＢが駆動されることはない。即ち
、データ処理部ｌと主メモリ３及び周辺機器５との間の
データの送受が出来ない状態がキャッシュメモリ２の起
動開始時まで維持されるので、周辺機器５の環境設定が
出来ないことになる。
また、第４図はキャッシュメモリを第１及び第２の二つ
（２１と２２）備えたマルチキャッシュシステム構成の
データ処理装置のブロック図である。
（２１と２２）備えたマルチキャッシュシステム構成の
データ処理装置のブロック図である。
この構成では、第１キヤツシユメモリ２１の第１信号３
１１と第２キヤツシユメモリ２２の第１信号Ｓ１２とを
ＯＲゲート４３により一括して第１１＊号Ｓｌとし、こ
れをバスドライバ回路４のＡＮＤゲート４２の第１人力
に与えるようにしている。
１１と第２キヤツシユメモリ２２の第１信号Ｓ１２とを
ＯＲゲート４３により一括して第１１＊号Ｓｌとし、こ
れをバスドライバ回路４のＡＮＤゲート４２の第１人力
に与えるようにしている。
このような第４図に示す如き構成では、第１キヤツシユ
メモリ２１は既に起動しているが第２キヤツシユメモリ
２２が未だ起動していない期間には、第１キヤツシユメ
モリ２１のキャッシュミス時に第１信号Ｓｌｌが出力さ
れた場合と、データ処理部ｌがノンキャッシャプル領域
をアクセスして第２信号Ｓ２が出力された場合にのみバ
スドライバ回路４はデータバスＤＢを駆動する。
メモリ２１は既に起動しているが第２キヤツシユメモリ
２２が未だ起動していない期間には、第１キヤツシユメ
モリ２１のキャッシュミス時に第１信号Ｓｌｌが出力さ
れた場合と、データ処理部ｌがノンキャッシャプル領域
をアクセスして第２信号Ｓ２が出力された場合にのみバ
スドライバ回路４はデータバスＤＢを駆動する。
第１キヤツシユメモリ２１と第２キヤツシユメモリ２２
とがそれぞれ異なるアクセスタイプのデータをサポート
しているとすると、データ処理装置全体の起動時におけ
る周辺機器５の環境設定に際し、第２キヤツシユメモリ
２２がサポートしているアクセスタイプのデータをデー
タ処理部１がアクセスした場合に、第１キヤツシユメモ
リ２１及び第２キヤツシユメモリ２２はは共に第１信号
Ｓ１、即ち第１信号Ｓｌｌ及び第１信号Ｓ１２を出力し
ない、またデータ処理部１も第２信号Ｓ２を出力するこ
とはない。
とがそれぞれ異なるアクセスタイプのデータをサポート
しているとすると、データ処理装置全体の起動時におけ
る周辺機器５の環境設定に際し、第２キヤツシユメモリ
２２がサポートしているアクセスタイプのデータをデー
タ処理部１がアクセスした場合に、第１キヤツシユメモ
リ２１及び第２キヤツシユメモリ２２はは共に第１信号
Ｓ１、即ち第１信号Ｓｌｌ及び第１信号Ｓ１２を出力し
ない、またデータ処理部１も第２信号Ｓ２を出力するこ
とはない。
従って、バスドライバ回路４はデータバス口８を駆動す
ることはないので、周辺機器５とデータ処理部ｌとの間
のデータの送受が行われず、周辺機器５の環境設定が出
来ない。
ることはないので、周辺機器５とデータ処理部ｌとの間
のデータの送受が行われず、周辺機器５の環境設定が出
来ない。
上述のように、従来のキャッシュメモリを有するデータ
処理装置においては、装置全体の起動時点からキャッシ
ュメモリの起動時点までの期間に、データ処理部と周辺
機器との間のデータの送受が出来ないため、周辺機器の
環境設定が行えないという問題がある。
処理装置においては、装置全体の起動時点からキャッシ
ュメモリの起動時点までの期間に、データ処理部と周辺
機器との間のデータの送受が出来ないため、周辺機器の
環境設定が行えないという問題がある。
本発明はこのような事情に鑑みてなされたちのであり、
装置全体の起動時点からキャッシュメモリが起動するま
での間にデータ処理部と周辺機器との間のデータの送受
を可能としたデータ処理装置の提供を目的とする。
装置全体の起動時点からキャッシュメモリが起動するま
での間にデータ処理部と周辺機器との間のデータの送受
を可能としたデータ処理装置の提供を目的とする。
本発明のデータ処理装置は、装置全体の起動後にキャッ
シュメモリが起動していない場合には、その旨を指示す
る信号をハスドライバ回路に与えてデータ処理部とシス
テムバスとを接続するように構成されている。
シュメモリが起動していない場合には、その旨を指示す
る信号をハスドライバ回路に与えてデータ処理部とシス
テムバスとを接続するように構成されている。
本発明のデータ処理装置では、装置全体の起動後にキャ
ッシュメモリが起動していない場合には、データ処理部
とシステムバスとが接続されてブタ処理部と周辺機器と
の間のデータの送受が可能になる。
ッシュメモリが起動していない場合には、データ処理部
とシステムバスとが接続されてブタ処理部と周辺機器と
の間のデータの送受が可能になる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るデータ処理装置の要部の構成を示
すブロック図である。なお、第３図及び第４図に示した
従来例と同一または相当部分には同一の参照符号を付与
しである。
すブロック図である。なお、第３図及び第４図に示した
従来例と同一または相当部分には同一の参照符号を付与
しである。
図中、１はデータ処理部であり、後述するキャッシュメ
モリ２または主メモリ３に対してデータのアクセスを行
う。
モリ２または主メモリ３に対してデータのアクセスを行
う。
キャッシュメモリ２とデータ処理部１とは、データバス
ＢＤを介してシステムバスＳＲに接続されているが、こ
のシステムハスＳＢにはバスドライバ回路４が介装され
ている。
ＢＤを介してシステムバスＳＲに接続されているが、こ
のシステムハスＳＢにはバスドライバ回路４が介装され
ている。
ハスドライバ回路４は、ゲート回路４１をＡＩＪＤゲー
ト４２の出力信号にて制御することにより開閉されて、
データバスＢＤの駆動を制御する。これにより、データ
処理部１及びキャッシュメモリ２とシステムバスＳＢと
の間が接続されまた遮断される。
ト４２の出力信号にて制御することにより開閉されて、
データバスＢＤの駆動を制御する。これにより、データ
処理部１及びキャッシュメモリ２とシステムバスＳＢと
の間が接続されまた遮断される。
本発明装置のバスドライバ回路４のＡＮＤゲート４２は
従来例とは異なって３人力であり、第１の入力にはキャ
ッシュメモリ２から出力される第１信号Ｓ１が、第２の
入力にはデータ処理部１から出力される第２信号Ｓ２が
、第３の入力にはキャッシュメモリ２から出力される第
３信号Ｓ３がそれぞれ与えられている。
従来例とは異なって３人力であり、第１の入力にはキャ
ッシュメモリ２から出力される第１信号Ｓ１が、第２の
入力にはデータ処理部１から出力される第２信号Ｓ２が
、第３の入力にはキャッシュメモリ２から出力される第
３信号Ｓ３がそれぞれ与えられている。
また本発明装置のキャッシュメモリ２には、第３信号生
成回路１１が備えられている。この第３信号生成回路１
．１は、キャッシュメモリ２の内部レジスタのＣＥビッ
トが”０”である場合に、即ちキャッシュメモリ２が起
動されていない場合に第３信号生成回路１１のスイッチ
ングトランジスタ１２のゲート端子にＣＥビットの値“
０”が与えられることにより、第３信号Ｓ３をアクティ
ブ（ローレヘル）にするように構成されている。
成回路１１が備えられている。この第３信号生成回路１
．１は、キャッシュメモリ２の内部レジスタのＣＥビッ
トが”０”である場合に、即ちキャッシュメモリ２が起
動されていない場合に第３信号生成回路１１のスイッチ
ングトランジスタ１２のゲート端子にＣＥビットの値“
０”が与えられることにより、第３信号Ｓ３をアクティ
ブ（ローレヘル）にするように構成されている。
システムバスＳＨにはデータバスＢＤ、主メモリ３及び
他の周辺機器５とが接続されている。
他の周辺機器５とが接続されている。
主メモリ３にはデータ処理部１によるアクセス対象とな
る種々のデータが格納されている。
る種々のデータが格納されている。
このような本発明のデータ処理装置においては、装置全
体の起動時点からキャッシュメモリ２が起動するまでの
期間においては、キャッシュメモリ２から出力される第
３信号Ｓ３はアクティブに維持されるので、これがバス
ドライバ回路４のＡＮＤゲ−１・４２の出力をアクティ
ブとする。この結果、ゲート回路４１が開いてデータバ
ス０８Ｍ駆動され、従ってデータ処理部１はシステムバ
スＳＲを介して周辺機器５とデータの送受が可能な状態
となる。
体の起動時点からキャッシュメモリ２が起動するまでの
期間においては、キャッシュメモリ２から出力される第
３信号Ｓ３はアクティブに維持されるので、これがバス
ドライバ回路４のＡＮＤゲ−１・４２の出力をアクティ
ブとする。この結果、ゲート回路４１が開いてデータバ
ス０８Ｍ駆動され、従ってデータ処理部１はシステムバ
スＳＲを介して周辺機器５とデータの送受が可能な状態
となる。
なお、キャッシュメモリ２の起動後の動作は前述の従来
例と同様である。
例と同様である。
第４図は本発明の他の実施例を示すデータ処理装置の要
部の構成を示すブロック図である。この構成では、キャ
ッシュメモリを第１及び第２の二つ（２１と２２）備え
たマルチキャッシュシステム構成を採っている。
部の構成を示すブロック図である。この構成では、キャ
ッシュメモリを第１及び第２の二つ（２１と２２）備え
たマルチキャッシュシステム構成を採っている。
この構成では、第１キヤツシユメモリ２１の第１信号Ｓ
ｌｌと第２キヤツシユメモリ２２の第１信号５１２とを
ＯＲゲート４３により一括して第１信号ｓ１とし、これ
をハスドライバ回路４のＡＮＤゲート４２に与えるよう
にしている。
ｌｌと第２キヤツシユメモリ２２の第１信号５１２とを
ＯＲゲート４３により一括して第１信号ｓ１とし、これ
をハスドライバ回路４のＡＮＤゲート４２に与えるよう
にしている。
また両キャッシュメモリ２１．２２には、第３信号生成
回路１１１．１１２がそれぞれ備えられている。この第
３信号生成回路１１Ｎ１１２）は、キャッシュメモリ２
１ （２２）の内部レジスタのＣＥビットが“０”であ
る場合に、即ちキャッシュメモリ２１ （２２）が起動
されていない場合に第３信号生成回路１１Ｈ１１２）の
スイッチングトランジスタ１２１ （１２２）のゲート
端子にＣＥビットの値”０”が与えられることにより、
第３信号Ｓ３１ （Ｓ３２）をアクティブ（ローレベル
）にするように構成されている。
回路１１１．１１２がそれぞれ備えられている。この第
３信号生成回路１１Ｎ１１２）は、キャッシュメモリ２
１ （２２）の内部レジスタのＣＥビットが“０”であ
る場合に、即ちキャッシュメモリ２１ （２２）が起動
されていない場合に第３信号生成回路１１Ｈ１１２）の
スイッチングトランジスタ１２１ （１２２）のゲート
端子にＣＥビットの値”０”が与えられることにより、
第３信号Ｓ３１ （Ｓ３２）をアクティブ（ローレベル
）にするように構成されている。
また、第１キヤツシユメモリ２１の第３信号３３１と第
２キヤノシエメモリ２２の第３信号Ｓ３２とは両キャッ
シュメモリ２１．２２のチップ外で直接−活接続されて
バスドライバ回路４のＡＮＤゲート４２の第３人力とさ
れている。
２キヤノシエメモリ２２の第３信号Ｓ３２とは両キャッ
シュメモリ２１．２２のチップ外で直接−活接続されて
バスドライバ回路４のＡＮＤゲート４２の第３人力とさ
れている。
更に、第３信号生成回路１１Ｈ１１２）には、他のキャ
ッシュメモリ２２（２１）の状態を検出するための回路
、即ち状！ｆ３検出回路１３１（１３２）がそれぞれ備
えられている。この状！ｆ３検出回路１３１ （１３２
）は、他のキャッシュメモリ２２（２１）が出力する第
３信号５３１ 、 Ｓ３２のレベルを検出することによ
り、他のキャッシュメモリ２２（２１）が起動している
か否かを検出するための回路である。そして、他のキャ
ッシュメモリ総てが起動したことが検出されるまで自身
を起動状態とすることを禁しるように構成されている。
ッシュメモリ２２（２１）の状態を検出するための回路
、即ち状！ｆ３検出回路１３１（１３２）がそれぞれ備
えられている。この状！ｆ３検出回路１３１ （１３２
）は、他のキャッシュメモリ２２（２１）が出力する第
３信号５３１ 、 Ｓ３２のレベルを検出することによ
り、他のキャッシュメモリ２２（２１）が起動している
か否かを検出するための回路である。そして、他のキャ
ッシュメモリ総てが起動したことが検出されるまで自身
を起動状態とすることを禁しるように構成されている。
このような第２図に示す如き構成では、第１キヤツシユ
メモリ２１が起動している（ＣＥビットが”ｌ″）場合
にはその第３信号生成回路１１１内のスイッチングトラ
ンジスタ１２１はオフするので、第３信号５３１はハイ
レヘル（ノンアクティブ）となる。これに対して、第２
キヤツシユメモリ２２が起動していない（ＣＥビットが
“０′）場合にはその第３信号生成回路１１２内のスイ
ッチングトランジスタ１２２はオンするので、第３信号
Ｓ３２はローレベル（アクティブ）となる。
メモリ２１が起動している（ＣＥビットが”ｌ″）場合
にはその第３信号生成回路１１１内のスイッチングトラ
ンジスタ１２１はオフするので、第３信号５３１はハイ
レヘル（ノンアクティブ）となる。これに対して、第２
キヤツシユメモリ２２が起動していない（ＣＥビットが
“０′）場合にはその第３信号生成回路１１２内のスイ
ッチングトランジスタ１２２はオンするので、第３信号
Ｓ３２はローレベル（アクティブ）となる。
そして、第１キヤ、シュメモリ２１内の状態検出回路１
３１は第２キヤツシユメモリ２２の第３信号Ｓ３２がロ
ーレベルであることを検出し、これにより第１キヤツシ
ユメモリ２１は自身のＣＥビットが“１”であるにも拘
わらず、起動しない。
３１は第２キヤツシユメモリ２２の第３信号Ｓ３２がロ
ーレベルであることを検出し、これにより第１キヤツシ
ユメモリ２１は自身のＣＥビットが“１”であるにも拘
わらず、起動しない。
この後、第２キヤツシユメモリ２２のＣＢビットが１″
に転じて第２キヤツシユメモリ２２が起動されると、そ
の第３信号３３２はハイレベルに転じる。
に転じて第２キヤツシユメモリ２２が起動されると、そ
の第３信号３３２はハイレベルに転じる。
第１キヤツシユメモリ２１の状態検出回路１３１はこの
第２キヤツシユメモリ２２の第３信号Ｓ３２がハイレベ
ルに転じたことを検出して第１キヤツシユメモリ２１を
起動させる。従って、両キャッシュメモ１Ｊ２１，２２
の第３信号３３１．５３２が共にハイレベルに転じるこ
とにより、バスドライバ回路４の第３人力に与えられる
第３信号Ｓ３はハイレベル（ノンアクティブ）となる。
第２キヤツシユメモリ２２の第３信号Ｓ３２がハイレベ
ルに転じたことを検出して第１キヤツシユメモリ２１を
起動させる。従って、両キャッシュメモ１Ｊ２１，２２
の第３信号３３１．５３２が共にハイレベルに転じるこ
とにより、バスドライバ回路４の第３人力に与えられる
第３信号Ｓ３はハイレベル（ノンアクティブ）となる。
このように、装置全体が起動した後、バスドライバ回路
４のＡＮＤゲート４２の第３人力にハイレベルの第３信
号Ｓ３が与えられるまでの間は、バスドライバ回路４の
ゲート回路４１は開いているので、データ処理部ｌとシ
ステムバスＳＲとの間のデータの送受が自由に行える。
４のＡＮＤゲート４２の第３人力にハイレベルの第３信
号Ｓ３が与えられるまでの間は、バスドライバ回路４の
ゲート回路４１は開いているので、データ処理部ｌとシ
ステムバスＳＲとの間のデータの送受が自由に行える。
換言すれば、データ処理部１は周辺機器５の環境設定を
行うことが可能な状態に維持される。
行うことが可能な状態に維持される。
以上の動作は、第２キヤツシユメモリ２２が先に起動し
た後に第１キヤツシユメモリ２１が起動する場合にも同
様であり、また、キャンシュメモリが二つではなくてそ
れ以上備えられている場合には、総てのキャッシュメモ
リが起動するまで上述同様にデータ処理部ｌによる周辺
機器５の環境設定が可能な状態が維持される。
た後に第１キヤツシユメモリ２１が起動する場合にも同
様であり、また、キャンシュメモリが二つではなくてそ
れ以上備えられている場合には、総てのキャッシュメモ
リが起動するまで上述同様にデータ処理部ｌによる周辺
機器５の環境設定が可能な状態が維持される。
以上に詳述した如く、本発明のデータ処理装置では、装
置全体が起動した時点からキャッシュメモリが起動する
までの間において、データ処理部と周辺機器との間での
データの送受が可能になるので、周辺機器の環境設定が
容易に行える。また、キャッシュメモリの単複には拘わ
らず同様の効果が発揮されるので、キャッシュメモリを
複数備えたリアルタイムマルチタスクシステムを採るデ
ータ処理装置にも好適である。
置全体が起動した時点からキャッシュメモリが起動する
までの間において、データ処理部と周辺機器との間での
データの送受が可能になるので、周辺機器の環境設定が
容易に行える。また、キャッシュメモリの単複には拘わ
らず同様の効果が発揮されるので、キャッシュメモリを
複数備えたリアルタイムマルチタスクシステムを採るデ
ータ処理装置にも好適である。
第１図は本発明のデータ処理装置の要部の構成を示すブ
ロック図、第２図はその他の実施例としてキャッシュメ
モリを複数備えた場合の構成を示すブロック図、第３図
は従来のキャッシュメモリを備えたデータ処理装置の要
部の構成を示すブロック図、第４図はキャッシュメモリ
を複数備えたデータ処理装置の要部の構成を示すブロッ
ク図である。 ｌ・・・データ処理部 ２（２１，２２）・・・キャ
ッシュメモリ ３・・・主メモリ ４・・・バスド
ライバ回路５・・・周辺機器 ＩＨＩＩＩ、１１２）
・・・第３信号生成回路 １３（１３１，１３２）・・
・状態検出回路ＤＢ・・・データバス ＳＢ・・・シ
ステムバスなお、各図中同一符号は同−又は相当部分を
示す。
ロック図、第２図はその他の実施例としてキャッシュメ
モリを複数備えた場合の構成を示すブロック図、第３図
は従来のキャッシュメモリを備えたデータ処理装置の要
部の構成を示すブロック図、第４図はキャッシュメモリ
を複数備えたデータ処理装置の要部の構成を示すブロッ
ク図である。 ｌ・・・データ処理部 ２（２１，２２）・・・キャ
ッシュメモリ ３・・・主メモリ ４・・・バスド
ライバ回路５・・・周辺機器 ＩＨＩＩＩ、１１２）
・・・第３信号生成回路 １３（１３１，１３２）・・
・状態検出回路ＤＢ・・・データバス ＳＢ・・・シ
ステムバスなお、各図中同一符号は同−又は相当部分を
示す。
Claims (1)
- （１）データ処理部と、システムバスに接続され、前記
データ処理部によりアクセスされる主メモリと、該主メ
モリの記憶内容の一部を保持するキャッシュメモリと、
前記データ処理部によるデータアクセスに際してアクセ
ス対象のデータが前記キャッシュメモリに保持されてい
ない場合に前記データ処理部と前記システムバスとを接
続するバスドライバ回路とを備えたデータ処理装置にお
いて、 前記キャッシュメモリが起動していないこ とを検出する検出手段を備え、 前記バスドライバ回路は、前記検出手段が 前記キャッシュメモリが起動していないことを検出して
いる場合に前記データ処理部と前記システムバスとを接
続すべくなしてあることを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321569A JPH0687232B2 (ja) | 1988-12-19 | 1988-12-19 | データ処理装置 |
| US07/434,046 US5142671A (en) | 1988-12-19 | 1989-11-09 | Plural cache architecture for real time multitasking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321569A JPH0687232B2 (ja) | 1988-12-19 | 1988-12-19 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165250A true JPH02165250A (ja) | 1990-06-26 |
| JPH0687232B2 JPH0687232B2 (ja) | 1994-11-02 |
Family
ID=18134028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321569A Expired - Lifetime JPH0687232B2 (ja) | 1988-12-19 | 1988-12-19 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5142671A (ja) |
| JP (1) | JPH0687232B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282644A (ja) * | 1990-06-04 | 2010-12-16 | Hitachi Ltd | データ処理装置およびデータ処理方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6260114B1 (en) | 1997-12-30 | 2001-07-10 | Mcmz Technology Innovations, Llc | Computer cache memory windowing |
| US6661421B1 (en) | 1998-05-21 | 2003-12-09 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for operation of semiconductor memory |
| US6559851B1 (en) | 1998-05-21 | 2003-05-06 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for semiconductor systems for graphics processing |
| US6504550B1 (en) | 1998-05-21 | 2003-01-07 | Mitsubishi Electric & Electronics Usa, Inc. | System for graphics processing employing semiconductor device |
| US6535218B1 (en) | 1998-05-21 | 2003-03-18 | Mitsubishi Electric & Electronics Usa, Inc. | Frame buffer memory for graphic processing |
| US7164449B1 (en) * | 1999-07-15 | 2007-01-16 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| US8525931B2 (en) * | 2002-01-11 | 2013-09-03 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| JP2009526294A (ja) * | 2006-02-09 | 2009-07-16 | フリースケール セミコンダクター インコーポレイテッド | メモリ素子を有する電子デバイス及びその動作方法 |
| US9507409B2 (en) | 2013-06-20 | 2016-11-29 | Texas Instruments Incorporated | Transition rate controlled bus driver circuit with reduced load sensitivity |
| GB2584440B (en) * | 2019-06-03 | 2021-12-08 | Advanced Risc Mach Ltd | Cache arrangement for graphics processing systems |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195341A (en) * | 1977-12-22 | 1980-03-25 | Honeywell Information Systems Inc. | Initialization of cache store to assure valid data |
| US4264953A (en) * | 1979-03-30 | 1981-04-28 | Honeywell Inc. | Virtual cache |
| US4245307A (en) * | 1979-09-14 | 1981-01-13 | Formation, Inc. | Controller for data processing system |
| US4317168A (en) * | 1979-11-23 | 1982-02-23 | International Business Machines Corporation | Cache organization enabling concurrent line castout and line fetch transfers with main storage |
| US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
| US4378591A (en) * | 1980-12-31 | 1983-03-29 | Honeywell Information Systems Inc. | Memory management unit for developing multiple physical addresses in parallel for use in a cache memory |
| US4494190A (en) * | 1982-05-12 | 1985-01-15 | Honeywell Information Systems Inc. | FIFO buffer to cache memory |
| US4897783A (en) * | 1983-03-14 | 1990-01-30 | Nay Daniel L | Computer memory system |
| US4831520A (en) * | 1987-02-24 | 1989-05-16 | Digital Equipment Corporation | Bus interface circuit for digital data processor |
-
1988
- 1988-12-19 JP JP63321569A patent/JPH0687232B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-09 US US07/434,046 patent/US5142671A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282644A (ja) * | 1990-06-04 | 2010-12-16 | Hitachi Ltd | データ処理装置およびデータ処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0687232B2 (ja) | 1994-11-02 |
| US5142671A (en) | 1992-08-25 |
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