JPH02165310A

JPH02165310A - マイクロプロセッサのリセット処理方法

Info

Publication number: JPH02165310A
Application number: JP63321290A
Authority: JP
Inventors: Kiyonari Kitagawa; 聖也喜多川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-12-20
Filing date: 1988-12-20
Publication date: 1990-06-26
Anticipated expiration: 2010-09-06
Also published as: JPH0782407B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要コマイクロプロセッサを用いて制御を行う電子機器におけ
るマイクロプロセッサのリセット処理方法に関し、電子機器の動作中にリセットが発生した時に動作状態を
保持したままでリセット動作を行うことができるマイク
ロプロセッサのリセット処理方法を提供することを目的
とし、リセットを実行すべき異常状態を表す信号の発生に応じ
て各信号に対して割当てられたリセットレベル情報をリ
セットレベル設定回路に設定し、続いてリセット信号を
マイクロプロセッサに出力するリセット制御回路を備え
、マイクロプロセッサはリセ・ノドレベルアクセス手段
によりリセットレベルアドレスにアクセスし、リセット
レベル読取手段によりリセットレベルを読取り、実行ア
ト［産業上の利用分野］本発明はマイクロプロセッサを用いて制御を行う電子機
器におけるマイクロプロセッサのリセット処理方法に関
する。

近年、マイクロプログラムにより制御を行う技術は、産
業用から家庭用までの各種の電子機器において広く利用
されている。そのようなマイクロプロセッサによる制御
を行う機器において、マイクロプロセッサ（ＭＰＵと略
称される）に異常が発生した場合、そのＭＰＵにリセッ
ト行い、ＭＰＵを初期化する動作が行われる。ＭＰＵは
、そのリセットを終了すると、ＲＡＭ　（ランダムアク
セスメモリ）および外部レジスタの内容を全てクリアし
てその後制御開始する。

このため、リセットが行われるような異常が発生すると
、リセット動作によりＭＰＵの内部状態が全て失われる
という不都合が発生しており、その改善が望まれている
。

［従来の技術］機器の状態や、環境状態を表す信号を入力して対応する
制御信号を出力する機能をマイクロプロセッサにより行
う電子機器においては、ＭＰＵの異常状Ｇ（例えば、入
力データのパリティエラー発生など）が検出された時に
ＭＰＵのリセット端子にリセット信号が入力される構成
がとられている。その場合、ＭＰＵには通常リセット端
子が１つしか設けられてなく、リセット端子にリセット
入力が到来するとＭＰＵの動作を停止させる。すなわち
、アドレスバスやデータバスを高インピーダンス状態に
し、割り込みを受付不能とし出力制御信号を不動作状態
とする。

そして、リセットした信号が解除されると、ＭＰＵは自
動的に初期化動作を行い、無条件に主舵′ｔ！装置であ
るＲＡＭ　（ランダムアクセスメモ１月や外部レジスタ
などの内容をクリアしてイニシアルプログラムローディ
ング動作を行う構成となっており、この動作は電源オン
時に実行される処理と同様の内容である。

［発明が解決しようとする課題］上記したように従来の技術によれば、マイクロプロセッ
サはセント信号が入力されると、リセットされてＲＡＭ
やレジスタの内容を全てクリアしてしまうため、ＭＰＬ
Ｊにより制御される電子機器がダウンして動作停止する
ことになり、その後リセットが解除しても、ＭＰＵは電
源オンと同様の初期化処理の過程を経て動作を再開する
必要がある。

そのため、リセット動作によりＭＰＵで制御される電子
機器への信頼性が損なわれるという問題があった。

本発明は電子機器の動作中にリセ７）が発生した時に動
作状態を保持したままでリセット動作を行うことができ
るマイクロプロセッサのリセット処理方法を提供するこ
とを目的とする。

［課題を解決するための手段」第１図は発明１の原理的構成図、第２図は発明２の原理
的構成図である。

第１図において、ｌＯはマイクロプロセッサ（以下ＭＰ
Ｕという）、ｌｌはリセット制御回路、１２はＭＰＵ異
常検出回路、１３はリセットレベル設定回路、１０１は
リセットレベルアクセス手段、１０２はリセットレベル
読取手段、１０３は実行アドレス設定手段を表す。

第２図において、２０はマイクロプロセッサ２（以下Ｍ
ＰＵ２という）、２１はマイクロプロセッサｌ　（以下
ＭＰＵＩという）、２２０，２２１は異常検出回路、２
３０，２３１はリセットレベル設定回路、２４０，２４
１はリセット指示回路を表し、ＭＰＵＩの２１１はリセ
ットレベル設定手段、２１２はリセット指示手段、ＭＰ
Ｕ２の２０１〜２０３は上記第１図の１０１−１０３と
同様の手段である。

本発明はＭＰＵの異常に対応じてリセットレベルが設定
される回路を設け、ＭＰＵにリセットをかける前にリセ
ットレベル設定回路に設定データをセットし、ＭＰＬＩ
はリセット解除後にそのリセットレベルに対応したリセ
ット動作を行うものである。

［作用］第１図に示す発明１の構成の作用を説明する。

ＭＰＵｌ０に異常が発生すると異常を表す複数の信号の
中の１つがＭＰＵ異常検出回路１２に供給され、その信
号はリセット制御回路１１へ出力される。リセット制御
回路１１はＭＰＵ異常検出回路１２からの異常信号に応
じてレベルを識別して、リセットレベル設定回路１３に
レベルデータを設定して、ＭＰＵｌ０に供給し、続けて
ＭＰＵ１Ｏのリセット端子にリセット信号を出力する。

ＭＰＬＩＩＯはリセット信号を受は取ると、動作を停止
し、リセット解除されるとリセットレベルアクセス手段
１０１によりリセット時のアドレスにアクセスする。そ
のアクセスの結果リセットレベル読取手段１０２が動作
し、リセットレベル設定回路１３の読取りが行われる。

次に実行アドレス設定手段１０３は、この読取られたリ
セットレベルに対応した実行アドレスを設定し、リセッ
トレベルに対応したルーチンに分岐して、処理が行われ
る。

第２図に示す発明２の原理的構成は、第１図の構成にお
いてリセット制御図Ｉｌｌで行われる機ＲがＭＰＵ１（
２１）により実行される点と、ＭＰＵＩとＭＰＵ２はそ
れぞれ相手装置からの異常信号を受は取った時にリセッ
ト動作のための制御を互いに実行する構成を備える点に
特徴がある。

ただし、第２図には、ＭＰＵ２に異常が発生した時に、
ＭＰＵＩがリセットレベル設定などの制御の動作を行い
、ＭＰＵ２がリセット処理を実行する場合における、各
ＭＰＵの技術手段が示されている。

第２図の作用を説明すると、ＭＰＬＩ２に異常が発生す
ると、その異常信号はバスを介して異常検出回路２２１
にセットされる。その異常検出回路２２１は＋ｆＡＰＵ
　ｌにより読取られる。

ＭＰｔＪｌは異常検出回路２２１の内容に応じて異常レ
ベルを識別し、リセ７）レベル設定手段２１１によりリ
セットレベル設定回路２３１にレベルデータを設定する
。次いで、リセット指示手段２１２が動作して、リセッ
ト指示回路２４１をセットする。リセット指示回路２４
１がセットされると、その出力はＭＰＵ２のリセット端
子へのリセット入力信号となる。ＭＰＵ２はこれにより
、動作を停止し、リセットが解除されると、以後第１図
のＭＰＵ　（１０）と同様の各手段２０１〜２０３によ
り処理が行われる。その際、リセットレベル読取手段２
０２は、ＭＰＵＩにより設定されたリセットレベル設定
回路２３１の内容を読取る。

なお、ＭＰＵＩに障害が発生した場合は、異常検出回路
２２０に異常信号が決定され、ＭＰＬＩ２によりリセッ
トレベル設定回路２３０にレベルが設定され、リセ・ノ
ド指示回路２４０にリセット指示がセントされることに
なる。

［実施例］第３図は発明ｌの実施例構成図、第４図は実施例の処理
フロー図、第５図はリセット制御回路の構成例を示す図
、第６図は発明２の実施例構成図、第７図は相手ＭＰＵ
の処理フロー図である。

第３図において、３０はＭＰＵ　（マイクロプロセッサ
）、３１はＭＰＵのリセット制御回路、３２はＭＰＵの
異常検出回路、３３はリセットレベルレジスタ、３６は
インクフェース（ＩＦで表示）、３７は制御対象である
電子機器を表す。

第３図の実施例の動作を第４図に示す処理フロー図を参
照しながら説明する。

第３図のＭＰＵ３０において、内部回路の何れかで異常
が発生すると、対応する異常状態を表す出力がＭＰＵの
異常検出回路３２に入力される。

ＭＰＵの異常検出回路３２はその異常入力に対応する信
号をＭＰＵのリセット制御回路３１に出力する。

ＭＰＵリセット制御回路３１はその信号を受は取ると、
リセットレベルを識別して、識別結果に応じてリセット
レベル（１〜ｋ）の１つの出力線を“１”にしてリセッ
トレベルレジスタ３３にセットする。次いで、ＭＰＵの
リセット制御回路３１はリセット信号をＭＰＵ３０に出
力する。　第４図において、ＭＰＵ３０はリセット信号
が入力されてす七ノド状態（停止状態）になった後、リ
セット解除される（ステップ４１）。すると直ちにリセ
ットレベルにジャンプする（ステップ４２）。このリセ
ットレベルはメモリの予め設定されたアドレス（通常Ｆ
ＦＦＥ（）ｌ）〜ＦＦＦＦ（ＩＩ）：（Ｈ）は１６進数
を表す）である。

次にこのリセットレベルのアドレスの命令をアクセスす
ると（ステ・ンブ４３）、そこにリセ・ントレベルレジ
スタ３３をリードする命令が格納されており、その命令
を実行する（ステップ４４）。

リードされた内容によりテーブル（図示されない）を参
照すると、テーブルにはリセットレベルに対応じて分岐
先のアドレスが格納されており、リードされたリセット
レベルに対応したアドレスが出力される（ステップ４５
）。次にそのテーブルから得られたアドレスに分岐して
プログラムを実行する（ステップ４６）。

この分岐先は、プログラムのルーチンが第４図に示すよ
うにイニシアルルーチン４７１がら通常ルーチンＡ４７
２乃至通常ルーチンｃ４７４まで存在して、イニシアル
ルーチンの後は通常ルーチンＡ−Ｃがループとなって実
行している例をとると、レベルに応じてイニシアルルー
チンの先頭（リセット状態になる前のＲＡＭ、　　レジ
スタなどの全てをクリアする）に分岐する場合や、通常
ルーチンＡ、Ｂ、Ｃ（リセット状態になる前の状態が一
部または全部保存される）に分岐することになる。

第５図は、第３図のＭＰＵのリセット制御回路（３１）
の構成例を示し、その動作を説明すると。

ＭＰＵの異常検出回路（第３図３２）に接続された異常
信号線の中の１つの異常信号出力は、オア回路５２を通
ってフリップフロップ回路５０にセットされる。一方、
異常検出回路から入力した信号はレベルが識別され、本
例ではハードウェア的に識別され、オア回路５３は異常
検出回路の信号線１または信号ＮｉＡ２からの信号が入
力するとレベルｌの出力を発生し、リセットレベルレジ
スタ３３に入力する。

他の異常検出回路からの人力線も対応するレベル信号に
変換されリセットレベルレジスタに出力される。フリッ
プフロップ回路５０にセントされた信号はタイミング信
号人力が与えられるとアンド回路５１から出力されＭＰ
Ｕリセント信号としてＭＰＵに供給される。

発明２の実施例構成図を第６図により説明する。

第６図において６０．６１はそれぞれＭＰＵＩ。

ＭＰＵ２．６３０，６３１はレジスタ、６４０゜６４１
は各ＭＰＵ１．２の異常検出回路、６５０゜６５１はリ
セット信号を発生するフリップフロップ回路（以下リセ
ットＦ、Ｆ、という）、６６０゜６６１はリセットレベ
ルレジスタを表す。この第６図の構成は、ＭＰＵＩとＭ
ＰＵ２のそれぞれが別の電子機器の制御を行うものであ
り、異常信号の発生時のリセットの制御を相互に実行す
る構成を備えている。

第６図の動作を第７図の相手ＭＰＵの処理フロー図を参
照しながら説明する。

ＭＰＵ２から異常信号が発生すると、ＭＰＵ２の異常検
出回路６４０に異常信号が入力し、その出力はレジスタ
６３０にセットされる。

ここで、ＭＰＵＩでは第７図のような処理を実行してお
り、レジスタ６３０を読取ってデータが有るかどうかを
判別し、ある場合はそのデータにより異常レベルを識別
する（ステップ７２）。次に、識別したレベルデータを
リセノトレベルレジスク６６０にセットする（ステップ
７３）。その後、リセットＦ、Ｆ、６５０をセットする
（ステップ７４）。

ＭＰＵＩのリセットＦ、Ｆ、６５０のセントによりリセ
ット信号が第６図に示すようにＭＰＵ２のリセット端子
に入力すると、ＭＰＵ２は第４図に示す処理を実行し、
リセット解除後にリセットレベルレジスタ６６０の内容
をリードしてレベルに対応するアドレスに分岐する。

第６図のＭＰＵＩとＭＰＵ２はそれぞれ電子機器につい
て独立した制御を実行し、異常信号の発生時には互いに
リセット制御の動作を行うものである。従って、第４図
および第７図に示す処理フａ−を実行する機能を備えて
いる。

［発明の効果］本発明によれば、処理装置（マイクロプロセッサ）はリ
セット後の処理を的確に判断できリセットレベルによっ
て動作状態を保持したまま処理装置の異常状態から通常
の動作状態に復帰することができ、制御対象である電子
機器をダウンさせることなく通常動作に戻すことができ
、信頼性を向上することができる。

また、発明２によれば、上記の効果の他に、処理装置が
互いに監視することにより、異常状態の程度をより細分
化して判断する処理を効率的に実行でき、高い信頼性を
実現することができる。

【図面の簡単な説明】

第１図は発明ｌの原理的構成図、第２図は発明２の原理
的構成図、第３図は発明１の実施例構成図、第４図は実
施例の処理フロー図、第５図はリセット制御回路の構成
図、第６図は発明２の実施例構成図、第７図は相手ＭＰ
Ｕの処理フロー図である。第１図中、１０：ＭＰＵｌｌ：リセット制御回路１２：ＭＰＵ異常検出回路１３：リセットレベル設定回路１０１　：　ＩＪ上セツトベルアクセス手段１０２：リ
セットレベル読取手段１０３；実行アドレス設定手段特許出願人　　　冨士通株式会社復代理人弁理士　　穂坂　和雄リでット剥脣紳匡■令Ｑ４４〜図＄　５　図卆８呼ＭＰＵつた理フロー図。茶　７　口

Claims

【特許請求の範囲】

（１）マイクロプロセッサを用いて制御を行う電子機器
におけるマイクロプロセッサのリセット処理方法におい
て、リセットを実行すべき異常状態を表す信号の発生に応じ
て各信号に対して割当てられたリセットレベル情報をリ
セットレベル設定回路（１３）に設定し、続いてリセッ
ト信号をマイクロプロセッサに出力するリセット制御回
路（１１）を備え、マイクロプロセッサはリセットレベ
ルアクセス手段（１０１）によりリセットレベルアドレ
スにアクセスし、リセットレベル読取手段（１０２）に
よりリセットレベルを読取り、実行アドレス設定手段（
１０３）により読取ったリセットレベルに応じて分岐先
アドレスが設定されることを特徴とするマイクロプロセ
ッサのリセット処理方法。
（２）マイクロプロセッサを用いて制御を行う電子機器
におけるマイクロプロセッサのリセット処理方法であっ
て、それぞれが電子機器の制御を行うマイクロプロセッサを
２つ備え、各マイクロプロセッサはリセットを実行すべき異常状態
を表す信号が発生すると信号を保持する異常検出回路（
２２０、２２１）を備え、一方のマイクロプロセッサは他のマイクロプロセッサか
らの異常信号を異常検出回路（２２１）により検出する
と対応する異常レベルを識別してリセットレベル設定手
段（２１１）によりリセットレベルを設定するとともに
リセット指示手段（２１２）によりリセット指示を行い
、前記他のマイクロプロセッサはリセットレベルアクセス
手段（２０１）によりリセットレベルアドレスにアクセ
スし、リセットレベル読取手段（２０２）によりリセッ
トレベルを読取り、実行アドレス設定手段（２０３）に
より読取ったリセットレベルに応じて分岐先アドレスが
設定されることを特徴とするマイクロプロセッサのリセ
ット処理方法。