JPH04107670A - マイクロプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はマイクロプロセッサシステムに関し、特に複数
のマイクロプロセッサを含み、少なくともメモリあるい
は入出力装置（以下、Ｉｌｏと呼ぶ）を備えたマイクロ
プロセッサに関する。

［従来の技術］ マイクロプロセッサはメモリおよびＩｌｏ等の構成ユニ
ットと共にマイクロプロセッサシステムを形成し、デー
タ処理、機器の制御等に使用されてきた。マイクロプロ
セッサシステムの機能は年々向上してきており、応用範
囲も拡大している。

特に、高性能マイクロプロセッサを使用するシステムで
は、使用分野によっては高い信頼性を要求されるように
なってきた。

このような状況下では、マイクロプロセッサ自身の信頼
性がクローズアップされてきている。この種の問題の対
策として、複数のマイクロプロセッサを用意したマイク
ロプロセッサシステム（以下、単にマイクロプロセッサ
と呼ぶ場合は次に示すような複数のマイクロプロセッサ
を使用したしすてを意味する）がある。このようなマイ
クロプロセッサシステムでは、複数のマイクロプロセッ
サに入力制御信号（例えば、割り込み信号やＤＭＡ信号
）及びデータバス上の命令コードやデータを共有させ、
各マイクロプロセッサを並列に、全く同じ動作を実行さ
せる。そして、実際にメモリあるいはＩｌｏ等と命令コ
ードやデータのやり取りを行うのは複数のマイクロプロ
セッサのうちの１個（以下、通常モードプロセッサと呼
ぶ）であり、残りのマイクロプロセッサ（以下、監視モ
ートプロセッサ）は通常モードプロセッサと入力データ
及び制御信号を共有化し、かつ通常モードプロセッサが
出力するアドレスや書き込みサイクルのデータ、バスサ
イクルの種類を示す信号等を入力する。監視モードプロ
セッサはこのアドレス、書き込みサイクルのデータおよ
びバスサイクル本来す信号等を自らのアドレス、データ
、バスサイクルの種類を示す信号等と比較し、不一致を
検出した際には、プロセッサに何等かの異常があったと
判断して、異常処理を行い、マイクロプロセッサシステ
ムの信頼性の向上を図っている。

従来、この種のマイクロプロセッサシステムを構築する
には、通常モードプロセッサと監視モードプロセッサの
入力信号の共有化を図るためにアドレスバス、データバ
スおよびバスサイクルの種類を示す信号線を通常モード
プロセッサと監視モードプロセッサ間で単に接続してい
た。

［発明が解決しようとする課題］ 上述した従来のマイクロプロセッサシステムは、例えば
データバス上のデータを読み込む際に、データバス上の
データが各マイクロプロセッサのセットアツプタイムや
ホールドタイムを満足しなかった場合に、複数のマイク
ロプロセッサでの処理の同期が図れないと言う問題があ
った。

例えば、ある種のＩ１０装置では、そのステータス等が
マイクロプロセッサシステムの外部の状態で時々刻々と
変化し、その変化タイミングがシステムクロックにまっ
たく非同期の場合がある。

もし、複数のマイクロプロセッサがこの種のＩｌｏを介
して外部機器のデータを読み込む際にステータスを調べ
、データの到着が確認できたらデータの読み込む動作を
開始する場合、ステータスのチエツク時にたまたまデー
タの到着が重なり、セットアツプタイミング付近でＩｌ
ｏのステータスが変化すると、複数のマイクロプロセッ
サはデータが到着したと認識するマイクロプロセッサと
、データはまだ到着していないと判断するマイクロプロ
セッサとに分かれることになる。その結果、実際には異
常事態が起きていないにもかかわらず、余分な異常処理
を行わなくてはならなくなり、甚だしい場合はシステム
ダウンとなる。

上述の問題点を第４図のタイミングチャートを用いて詳
しく説明する。本タイミングチャートは１１０ステータ
スデータＡ、　　Ｂの読み込みを示している。まず通常
モードプロセッサがアドレス、１０ＲＱ信号、読み出し
書き込み信号Ｒ／Ｗを出力しく時刻ｔｌ）、Ｉｌｏから
の読み込みサイクルであることが示される。次にデータ
イネーブル信号ｎが活性化するとＩｌｏがステータスデ
ータを出力しはじめる。第４図で矢印へのタイミングで
ステータスをマイクロプロセッサが読み込むのであるが
、第４図のようにステータスデータがＡからＢに変化す
るとマイクロプロセッサが読み込むデータは“Ａ”なの
か、　ＩＩＢ”なのかその以外のステータスになるのか
わからない。すなわち、複数のマイクロプロセッサが合
った場合は各マイクロプロセッサがとのステータスデー
タＡ、　　Ｂを読み込むか不定になるので、各プロセッ
サが別の命令シーフェンスを実行し、このため異なった
アドレスが出力されて異常状態として検出してしまうこ
とがあった。

本発明の目的は、非同期にステータスやデータが変化す
るＩｌｏ等を有するマイクロプロセッサシステムにおい
て、複数のマイクロプロセッサを有しても非同期データ
による異常が発生しないマイクロプロセッサシステムを
提供することである。

［課題を解決するための手段］ 本発明の要旨は、複数のマイクロプロセッサと、該マイ
クロプロセッサと非同期で機能する周辺装置と、上記複
数のマイクロプロセッサと周辺装置とを接続してデータ
を伝達するデータバスとを含むマイクロプロセッサシス
テムにおいて、上記周辺装置に割り当てられた所定アド
レスを記憶するアドレス設定器と、上記複数のマイクロ
プロセッサの１つから出力されたアドレスを上記所定ア
ドレスと比較するアドレス比較器と、該アドレス比較器
から出力された一致信号によりラッチ信号を生成するラ
ッチ信号生成器と、上記アドレスにより開始したバスサ
イクル中に上記データバスに周辺装置から供給されたデ
ータをラッチ信号に応答してラッチするデータラッチと
を有し、上記複数のマイクロプロセッサはデータラッチ
内のデータを読み込むことである。

［作用コ 本発明においては、マイクロプロセッサへのデータ入力
を設定するバスサイクルにおいて各マイクロプロセッサ
に十分なセットアツプタイムとホールタイムを持つこと
のできるラッチ信号にてラッチすることができるように
なる。

したがって、複数のマイクロプロセッサが動作していて
も各マイクロプロセッサの動作が非同期の周辺装置から
供給されるデータのタイミングの相異で非同期になる可
能性はなくなる。

［実施例コ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第１実施例を示すブロック図である。

この実施例は、通常モードプロセッサ１の監視モードプ
ロセッサ２とメモリ・ｌ１０３を有している。通常モー
ドプロセッサ１はアドレスバス７を介してアドレスを直
接監視モードプロセッサ２に送出すると共に、バッファ
６を介してメモリ・ｌ１０３に出力する。通常モードプ
ロセッサ１はｌ０ＲＱ信号をラッチ信号生成器８に出力
すると共に、監視モードプロセッサ２にも出力する。更
に、読み出し書き込み信号（以下、Ｒ／Ｗと呼ぶ）は信
号線１１で、データイネーブル信号（以下、丁■と呼ぶ
）は信号線１２をラッチ信号生成器８にそれぞれ供給す
る。Ｒ／Ｗを反転した信号と７信号を論理和した信号で
入力データのラッチとバッファを行うデータラッチ１５
を出力イネーブルにし、データＲ／ＷとＴＩを論理和し
た信号で出力データのバッファを行うデータバッファ１
７の出力をイネーブルにする。このラッチ信号生成器８
で生成したラッチ信号１８はデータラッチ１５のラッチ
信号として使用される。また、データバス１６上のデー
タをデータラッチ１５を介してメモリ・ｌ１０３からデ
ータ等を供給すると共に、データバッファ１７を介して
メモリ・ｌ１０３にデータを出力する。このデータバス
１６上のデータは監視モードプロセッサ２にも入力し、
このデータは監視モードプロセッサ２の内部で生成され
るデータと比較されている。任意のアドレスを設定でき
るアドレス設定器４の出力とアドレスバス７上のアドレ
スを常に比較するアドレス比較器５から一致信号が信号
線９を介してラッチ信号生成器８に供給される。クロッ
ク生成器（以下、ＣＬＫ生成器と呼ぶ）１４から出力さ
れるクロック（以下、ＣＬＫと呼ぶ）は通常モードプロ
セッサ１と監視モードプロセッサ２とラッチ信号生成器
８に供給されている。この他にもアドレスデコーダによ
って各メモリや■／○にチップ選択信号を供給したり、
読出信号や書き込み信号、ＲＥＡＤＹ生成回路等が生成
されるが、本発明の要旨には直接関係ないので説明を省
略する。

次に、この実施例の動作について説明する。第１図のマ
イクロプロセッサにおいて、実行前に予めステータス等
が非同期的に変化するｌ１０３（非同期になる可能性が
あるならメモリのアドレスでも構わない）のアドレスを
アドレス設定器に設定する。この設定アドレスは複数個
可能である。

このようなアドレスの設定後に実行を開始する。

通常モードプロセッサ１は命令を逐一実行し、監視モー
ドプロセッサ２は通常モードプロセッサ１と同様な信号
を入力し、通常モードプロセッサ１とまったく同じ動作
をすることにより、通常モードプロセッサ１が出力する
アドレス７、データ１６等をチエツクする。

アドレスバス７上のアドレスがアドレス設定器４に設定
しであるアドレス以外のアドレスを指定している状態で
はデータラッチ１５はメモリ・ｌ１０３からのデータを
単にバッファするだけで通常モードプロセッサ１と監視
モードプロセッサ２に出力する。すなわち、アドレス比
較器５はアドレス一致信号９をインアクティブにしてい
るのでラッチ信号生成８はラッチ信号をハイレベルにす
る。このため、データラッチ】５はデータの単なるバッ
ファとして機能する。読み込みサイクルでは信号線１２
上のＤＳがアクティブ時にマイクロプロセッサへのデー
タ出力がイネーブルになり、書き込みサイクルではＤＳ
がアクティブ時にメモリ・ｌ１０３へのデータ出力がイ
ネーブルになる。

ところが、アドレス設定器４に設定しであるアドレスと
同一のアドレスが通常モードプロセッサ１からアドレス
バス７に出力されるとＩｌｏ・メモリ３の内容を読み出
すバスサイクルとなり、アドレス比較器５はアドレス一
致信号９を時刻ｔｌｌ（第５図参照）にアクティブにす
る。その結果、ラッチ信号生成器８はラッチ信号１８を
生成する（時刻ｔ１２）。ラッチ信号１８の波形は通常
モードプロセッサ１と監視モードプロセッサ２ともにデ
ータ１６のセットアツプタイムとホールトタイムを満足
させる波形でなくてはならない。具体的なラッチ信号生
成器８の回路例を第２図に示す。

遅延回路２００の値はセットアツプタイムとホールドタ
イムを満足できるように調整されており、データＡ、　
　Ｂが人力データＡ’、Ｂ’のように修正できる。従っ
て、複数あるプロセッサ１，２は確実にデータ“Ａ”を
読み込むようになる。

データが非同期に変化するＩｌｏ・メモリ３のステータ
スを表しており、他にステータス変更要因がなければ再
度読み込むとデータＩＩＢ”を読み込むことになる。従
って、複数のプロセッサが非同期にデータを読み込むこ
とはなくなる。

第３図は本発明の第２実施例を示す回路図である。同一
の番号に（′）を付したものは第１実施例と同様な機能
を有する構成を示している。本実施例はマイクロプロセ
ッサ開発支援装置に本発明を適用したものであり、破線
の左側がマイクロプロセッサ開発支援装置内部を示し、
右側がターゲットシステムを示す。

本実施例では破線の左側の開発支援装置内部が直接メモ
リ・ｌ１０３に接続される代わりにケーブルを介してタ
ーゲットシステムに接続され、ターゲットシステム上の
メモリあるいはＩｌｏとデータの読み込み、書き込みを
行う。また、マイクロプロセッサ開発支援装置上のマイ
クロプロセッサは実アドレスを出力するマイクロプロセ
ッサ１′と仮想アドレスを出力するマイクロプロセッサ
２′で構成されている。マイクロプロセッサ開発支援装
置での仮想アドレスを含めたデバッグを行うための実施
例である。動作は第１実施例と同様であり、非同期に変
化するデータを扱っても、２このマイクロブａセッサ１
’、２’が非同期に機能することを防ぐことができる。

［発明の効果コ 以上説明したように本発明は、非同期に変化するデータ
を入力する可能性のある特定アドレス限ってラッチ機能
を挿入することで、複数のマイクロプロセッサを使用し
たマイクロプロセッサシステムにおいても各マイクロプ
ロセッサの同期を保つことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
はラッチ信号生成器を示す回路図、第３図は本発明の第
２実施例を示すブロック図、第４図は従来の問題点を説
明するタイミングチャート、第５図は第１実施例のタイ
ミングチャートである。 ］・・・・・・・・・・・通常モードプロセッサ、１′
　・・・・・・・・・・・マイクロプロセッサ（実アド
レス出力）、 ２・・・・・・・・・・監視モードプロセッサ、２′　
・・・・・・・・・マイクロプロセッサ（仮想アドレス
出力）、 １４・・・・・・・・・ＣＬＫ生成器、１５・・・・・
・・・・データラッチ、１６・　・　・　・　・　・　
・　・　・データ、１７・・・・・・・・φデータバッ
ファ、１８・・・・・・・・・ラッチ信号。 ３・・・・・・・・・・メモリ・Ｉｌｏ、４・・・・・
・・・・・アドレス設定器、５・・・・・・・・・・ア
ドレス比較器、６・幸０φφ番０１１″″バッファＮ ７・・・・・・・・・・アドレス、 ７′　・・・・・・・・・実アドレス、７”　・・・・
・・・・・仮想アドレス、８・・・・・・・・・・ラッ
チ信号生成器、９・・・・・・・・・・アドレス一致信
号、１０・・・・・・・φ・ｌ０ＲＱ。 １１・◆・・・・・・・Ｒ／Ｗ。 １２・・・・・・・・・■否、

Claims (1)

1. 【特許請求の範囲】 複数のマイクロプロセッサと、該マイクロプロセッサと
   非同期で機能する周辺装置と、上記複数のマイクロプロ
   セッサと周辺装置とを接続してデータを伝達するデータ
   バスとを含むマイクロプロセッサシステムにおいて、 上記周辺装置に割り当てられた所定アドレスを記憶する
   アドレス設定器と、上記複数のマイクロプロセッサの１
   つから出力されたアドレスを上記所定アドレスと比較す
   るアドレス比較器と、該アドレス比較器から出力された
   一致信号によりラッチ信号を生成するラッチ信号生成器
   と、上記アドレスにより開始したバスサイクル中に上記
   データバスに周辺装置から供給されたデータをラッチ信
   号に応答してラッチするデータラッチとを有し、上記複
   数のマイクロプロセッサはデータラッチ内のデータを読
   み込むことを特徴とするマイクロプロセッサシステム。