JPH0216670A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH0216670A JPH0216670A JP16581988A JP16581988A JPH0216670A JP H0216670 A JPH0216670 A JP H0216670A JP 16581988 A JP16581988 A JP 16581988A JP 16581988 A JP16581988 A JP 16581988A JP H0216670 A JPH0216670 A JP H0216670A
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- 238000000034 method Methods 0.000 description 6
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- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
メインプロセッサと複数のサブプロセッサと両者をバス
接続するマルチマスタバスとから構成されるマルチプロ
セッサシステムにおいて、メインプロセッサからサブプ
ロセッサのそれぞれへ多数の情報を同時転送できる同時
転送手段とメインプロセッサからセット／リセット可能
でそれに応じて個別にサブプロセッサへの同時転送を許
可／禁止する同時転送許可フラグを設けて、プログラム
又はデータ等の多量の情報を多数のサブプロセッサへ転
送する時の処理時間の短縮をはかる。
接続するマルチマスタバスとから構成されるマルチプロ
セッサシステムにおいて、メインプロセッサからサブプ
ロセッサのそれぞれへ多数の情報を同時転送できる同時
転送手段とメインプロセッサからセット／リセット可能
でそれに応じて個別にサブプロセッサへの同時転送を許
可／禁止する同時転送許可フラグを設けて、プログラム
又はデータ等の多量の情報を多数のサブプロセッサへ転
送する時の処理時間の短縮をはかる。
本発明は、メインプロセッサと複数のサブプロセッサと
両者をバス接続するマルチマスタバスよりなるマルチプ
ロセッサシステム、特に多数の工作機械、ロボット等を
統括管理するセルコントロ−ラに適したマルチプロセッ
サシステムに関する。
両者をバス接続するマルチマスタバスよりなるマルチプ
ロセッサシステム、特に多数の工作機械、ロボット等を
統括管理するセルコントロ−ラに適したマルチプロセッ
サシステムに関する。
ＮＣ工作機械によるＦＡ（ファクトリ・オートメーショ
ン）の分野では、近年、工具・ロボット等の制御対象物
をテレビカメラ等でとらえ、画像解析装置でその画像を
解析して制御へフィードバックするという視覚的な処理
を加味した制御等のような複雑で高度な制御が行なわれ
るようになってきた。このように処理が複雑でかつ高度
な制御を迅速に行なうための一つの方法として、全体の
処理を複数のプロセッサに分割して１個のプロセッサの
負荷を軽＜シ、かつプロセッサ間のデータの送受を高速
にするために、プロセッサ間をマルチマスタバスで相互
に接続する手法がとられている。本発明は、このように
複数のプロセッサがマルチマスタバスによって相互に接
続されて複雑で高度なＦＡを実現するシステムに特に有
用なマルチプロセッサシステムについて言及する。
ン）の分野では、近年、工具・ロボット等の制御対象物
をテレビカメラ等でとらえ、画像解析装置でその画像を
解析して制御へフィードバックするという視覚的な処理
を加味した制御等のような複雑で高度な制御が行なわれ
るようになってきた。このように処理が複雑でかつ高度
な制御を迅速に行なうための一つの方法として、全体の
処理を複数のプロセッサに分割して１個のプロセッサの
負荷を軽＜シ、かつプロセッサ間のデータの送受を高速
にするために、プロセッサ間をマルチマスタバスで相互
に接続する手法がとられている。本発明は、このように
複数のプロセッサがマルチマスタバスによって相互に接
続されて複雑で高度なＦＡを実現するシステムに特に有
用なマルチプロセッサシステムについて言及する。
〔従来の技術〕
第５図は前述のようなマルチプロセッサシステムを含む
ＦＡシステムの一例を表わすブロック図である。
ＦＡシステムの一例を表わすブロック図である。
本図はＦＡ化された機械加工工場における自動運転の最
小単位である加工セルの１つを表わしている。図におい
て、ＮＣ工作機械５０２は与えられたＮＣプログラムに
従ってワークを加工する。ロボット５０１は荷受台に置
かれた未加工ワークをつかみＮＣ工作機械５０２の所定
の位置まで運んでセットしたり、加工済ワークをＮＣ工
作機器５０２から荷受台まで運ぶ役割を受は持つ。周辺
機械５０３は例えば荷受台を制御するＰＬＯ（プログラ
マブルロジックコントローラ）等である。これらの装置
はすべてセルコントローラ４００と結ばれることによっ
て相互に有機的に結合され、いわゆる群制御が行なわれ
て所定の機械加工を無人で連続的に実行する。例えばこ
の加工セルにおいて“Ａ”という種類の機械加工を連続
的に実行する場合、そのためのプログラムはセルコント
ローラ４００内の外部記憶装置１０１内にそれぞれロボ
ット５０１用のＡのプログラムｌ０ＩＬ ＮＣ工作機械
５０２用のＡのプログラム１０１２、周辺機器５０３用
のＡのプログラム１０１３という具合に格納されている
。別の種類例えば“Ｂ”という機械加工を行なっていた
加エセルルで機械加工“Ａ”に切換る場合、切換に先だ
ってセルコントローラ４００内のメインプロセッサ１０
２は外部記憶装置１０１からプログラム１０１１．１０
１２および１０１３をとり出し、それぞれを各装置へ転
送する。その場合、各装置５０１〜５０３への転送をメ
インプロセッサ１０２でタイミングをとりながら行なう
のではメインプロセッサ１０２の負荷が重くなり過ぎて
しまい、その他の仕事へ重大な影響を与えてしまう。し
たがって、そのような仕事は各装置と１対１あるいは１
対複数で割り当てられたチャンネルプロセッサ１２０に
て行ない、メインプロセッサ１０２は単に各チャンネル
プロセッサ１２０に指示を与えるのを主な仕事とするこ
とが望ましい。
小単位である加工セルの１つを表わしている。図におい
て、ＮＣ工作機械５０２は与えられたＮＣプログラムに
従ってワークを加工する。ロボット５０１は荷受台に置
かれた未加工ワークをつかみＮＣ工作機械５０２の所定
の位置まで運んでセットしたり、加工済ワークをＮＣ工
作機器５０２から荷受台まで運ぶ役割を受は持つ。周辺
機械５０３は例えば荷受台を制御するＰＬＯ（プログラ
マブルロジックコントローラ）等である。これらの装置
はすべてセルコントローラ４００と結ばれることによっ
て相互に有機的に結合され、いわゆる群制御が行なわれ
て所定の機械加工を無人で連続的に実行する。例えばこ
の加工セルにおいて“Ａ”という種類の機械加工を連続
的に実行する場合、そのためのプログラムはセルコント
ローラ４００内の外部記憶装置１０１内にそれぞれロボ
ット５０１用のＡのプログラムｌ０ＩＬ ＮＣ工作機械
５０２用のＡのプログラム１０１２、周辺機器５０３用
のＡのプログラム１０１３という具合に格納されている
。別の種類例えば“Ｂ”という機械加工を行なっていた
加エセルルで機械加工“Ａ”に切換る場合、切換に先だ
ってセルコントローラ４００内のメインプロセッサ１０
２は外部記憶装置１０１からプログラム１０１１．１０
１２および１０１３をとり出し、それぞれを各装置へ転
送する。その場合、各装置５０１〜５０３への転送をメ
インプロセッサ１０２でタイミングをとりながら行なう
のではメインプロセッサ１０２の負荷が重くなり過ぎて
しまい、その他の仕事へ重大な影響を与えてしまう。し
たがって、そのような仕事は各装置と１対１あるいは１
対複数で割り当てられたチャンネルプロセッサ１２０に
て行ない、メインプロセッサ１０２は単に各チャンネル
プロセッサ１２０に指示を与えるのを主な仕事とするこ
とが望ましい。
この場合、メインプロセッサ１０２より指示を与えられ
たチャンネルプロセッサ１２０はマルチマスタバス１４
０に対してバスの使用要求を出し、使用可能な状態とな
ったら、マルチマスタバス１４０を介して記憶装置１０
１から所定のプログラムを読み出し、各装置５０１〜５
０３と同期をとりながら各装置５０１〜５０３へ転送し
てい（。
たチャンネルプロセッサ１２０はマルチマスタバス１４
０に対してバスの使用要求を出し、使用可能な状態とな
ったら、マルチマスタバス１４０を介して記憶装置１０
１から所定のプログラムを読み出し、各装置５０１〜５
０３と同期をとりながら各装置５０１〜５０３へ転送し
てい（。
各チャンネルプロセッサ１２０で必要な制御プログラム
は各装置５０１〜５０３との通信方式（通信プロトコル
）が同じであれば全く同一のプログラムで良い。しかし
、例えば接続されるＮＣ工作機械５０２の機種が変わる
等して通信プロトコルが変わる場合がしばしばある。そ
のような事態への対応が容易な様に、各チャンネルプロ
セッサ′１２０のための制御プログラムは読み出し専用
メモリ（ＲｏＭ）に格納せず、ランダムアクセスメモリ
（ＲＡＭ）に格納することにし、システムの立ち上げ
時に、やはり外部記憶装置１０１からメインプロセッサ
１０２及びマルチマスタバス１４０を介して転送すると
いう方法がとられている。
は各装置５０１〜５０３との通信方式（通信プロトコル
）が同じであれば全く同一のプログラムで良い。しかし
、例えば接続されるＮＣ工作機械５０２の機種が変わる
等して通信プロトコルが変わる場合がしばしばある。そ
のような事態への対応が容易な様に、各チャンネルプロ
セッサ′１２０のための制御プログラムは読み出し専用
メモリ（ＲｏＭ）に格納せず、ランダムアクセスメモリ
（ＲＡＭ）に格納することにし、システムの立ち上げ
時に、やはり外部記憶装置１０１からメインプロセッサ
１０２及びマルチマスタバス１４０を介して転送すると
いう方法がとられている。
前述のようにシステムの立ち上げ時に制御プログラムを
各チャンネルプロセッサへ転送する方式をとるシステム
では、各チャンネルプロセッサ１０３〜１０５へ順次制
御プログラムを転送しなければならないので多大な時間
を要し転送するためのソフトウェアも複雑となっていた
。この問題は、システムの処理が高度化、複雑化あるい
は大規模化してプロセッサの数が増えてくる程、−層深
刻なものとなってきた。
各チャンネルプロセッサへ転送する方式をとるシステム
では、各チャンネルプロセッサ１０３〜１０５へ順次制
御プログラムを転送しなければならないので多大な時間
を要し転送するためのソフトウェアも複雑となっていた
。この問題は、システムの処理が高度化、複雑化あるい
は大規模化してプロセッサの数が増えてくる程、−層深
刻なものとなってきた。
したがって本発明の目的とするところは、メインプロセ
ッサの側から同一の多量の情報を複数のサブプロセッサ
へ転送する場合、比較的短時間でかつ比較的簡単なソフ
トウェアによりそれを実現することのできるマルチプロ
セッサシステムを提供することにある。
ッサの側から同一の多量の情報を複数のサブプロセッサ
へ転送する場合、比較的短時間でかつ比較的簡単なソフ
トウェアによりそれを実現することのできるマルチプロ
セッサシステムを提供することにある。
第１図は本発明のマルチプロセッサシステムの原理図で
ある。本図において、メインプロセッサ１０と複数のサ
ブプロセッサ１２との間はマルチマスタバス１４により
バス接続されている。同時転送手段１６は例えばメイン
プロセッサ１０のメモリマツプ上特定の領域へデータを
書込むことにより、マルチマスタバス１４を介してすべ
てのサブプロセッサ１２へ同一の情報を転送することが
可能である。ただし、その書込みは対応する同時転送許
可フラグ１８がセットされている時のみ可能である。各
同時転送許可フラグ１８はメインプロセッサ１０側から
セット又はリセットすることができる。
ある。本図において、メインプロセッサ１０と複数のサ
ブプロセッサ１２との間はマルチマスタバス１４により
バス接続されている。同時転送手段１６は例えばメイン
プロセッサ１０のメモリマツプ上特定の領域へデータを
書込むことにより、マルチマスタバス１４を介してすべ
てのサブプロセッサ１２へ同一の情報を転送することが
可能である。ただし、その書込みは対応する同時転送許
可フラグ１８がセットされている時のみ可能である。各
同時転送許可フラグ１８はメインプロセッサ１０側から
セット又はリセットすることができる。
多量の情報例えば各サブプロセッサ１２のための制御プ
ログラムを特定の複数のサブプロセッサ１２に送る場合
、それに先立ってメインプロセッサ１０側から送りたい
サブプロセッサ１２に対応する同時転送許可フラグ１８
のみをセットし他はリセット状態にしておき、所定の手
段で同時転送を行なえば一時に多数のサブプロセッサ１
２へ選択的に転送することができる。
ログラムを特定の複数のサブプロセッサ１２に送る場合
、それに先立ってメインプロセッサ１０側から送りたい
サブプロセッサ１２に対応する同時転送許可フラグ１８
のみをセットし他はリセット状態にしておき、所定の手
段で同時転送を行なえば一時に多数のサブプロセッサ１
２へ選択的に転送することができる。
第２図は本発明のマルチプロセッサシステムが適用され
た一実施例としてのセルコントローラを表わすブロック
図であり、第５図のセルコントローラ４００に対応する
ものである。セルコントローラ内の各ユニットをバス接
続するマルチマスタバス１４０にはメインプロセッサ１
０２、メインメモリ１０３、外部記憶装置１０１及び複
数のチャンネルプロセッサ１２０が接続されている。メ
インプロセッサ１０２はセルコントローラの主要な制御
を司るプロセッサであり、その役割の一部は既に説明し
た。
た一実施例としてのセルコントローラを表わすブロック
図であり、第５図のセルコントローラ４００に対応する
ものである。セルコントローラ内の各ユニットをバス接
続するマルチマスタバス１４０にはメインプロセッサ１
０２、メインメモリ１０３、外部記憶装置１０１及び複
数のチャンネルプロセッサ１２０が接続されている。メ
インプロセッサ１０２はセルコントローラの主要な制御
を司るプロセッサであり、その役割の一部は既に説明し
た。
外部記憶装置１０１には前述した各チャンネルプロセッ
サ１２０用の制御プログラム及びセルコントローラに接
続されるＮＣ装置等のための加ニブログラムの他にもメ
インプロセッサ１０２で必要とする制御プログラムも格
納されている。
サ１２０用の制御プログラム及びセルコントローラに接
続されるＮＣ装置等のための加ニブログラムの他にもメ
インプロセッサ１０２で必要とする制御プログラムも格
納されている。
各チャンネルプロセッサ１２０内には、共通バス１２４
で相互に接続されたＣＰＵ１２１ 、 ＲＡＭ１２２及
びシリアル入出力インターフェース（Ｓ Ｉ Ｏ） １
２３が含まれている。５Ｉ０１２３は所定のプロトコル
に従って、ＮＣ装置を初めとする各装置とのデータのや
りとりをするためのインターフェースである。ＲＡＭ１
２２の所定のアドレスへは、メインプロセッサ１０２の
側から、マルチマスタバス１４０及び信号線りを介して
データを書き込むことが可能であり、その書込みを制御
する制御信号はＯＲゲート１２７から供給される。ＯＲ
ゲート１２７の入力の一方にはマルチマスタバス１４０
から供給される信号線Ｂが接続されている。この信号Ｂ
は各チャンネルプロセッサ１２０のＲＡＭ１２２へ個別
に書込むための制御信号であって、従来からあるもので
ある。この信号Ｂはメインプロセッサ１０２のアドレス
マツプ（後述）上、当該チャンネルプロセッサ１２０に
対応して割り当てられた領域へ書込みが行なわれた時ア
クティブになる。ＯＲゲート１２７の他の入力端にはＡ
ＮＤゲート１２６の出力が接続されており、ＡＮＤゲー
ト１２６の入力の一端には同様にマルチマスタバス１４
０から供給される信号Ａが接続されている。この信号Ａ
は第１図の同時転送手段１６を実現するための信号であ
って、メインプロセッサ１０２のアドレスマツプ上、特
定の領域（後述）に書込みが行なわれた時、すべてのチ
ャンネルプロセッサ１２０ に対する信号Ａがアクティ
ブとなる。ＡＮＤゲート１２６の他の入力端にはフリッ
プフロップ１２５の出力Ｆが接続されている。フリップ
フロップ１２５は第１図の同時転送許可フラグ１８を実
現するためのもので、メインプロセッサ１０２のアドレ
スマツプ上当該チャンネルプロセッサに対応する特定の
ビットに１または０を書込むことによりセットまたはリ
セットされる。マルチマスタバス１４０を構成する各信
号から公知の技術の組合わせで前述の信号Ａ、 Ｂ、
Ｄ及びフリップフロップ１２５への信号を得ること
は当業者には容易である。
で相互に接続されたＣＰＵ１２１ 、 ＲＡＭ１２２及
びシリアル入出力インターフェース（Ｓ Ｉ Ｏ） １
２３が含まれている。５Ｉ０１２３は所定のプロトコル
に従って、ＮＣ装置を初めとする各装置とのデータのや
りとりをするためのインターフェースである。ＲＡＭ１
２２の所定のアドレスへは、メインプロセッサ１０２の
側から、マルチマスタバス１４０及び信号線りを介して
データを書き込むことが可能であり、その書込みを制御
する制御信号はＯＲゲート１２７から供給される。ＯＲ
ゲート１２７の入力の一方にはマルチマスタバス１４０
から供給される信号線Ｂが接続されている。この信号Ｂ
は各チャンネルプロセッサ１２０のＲＡＭ１２２へ個別
に書込むための制御信号であって、従来からあるもので
ある。この信号Ｂはメインプロセッサ１０２のアドレス
マツプ（後述）上、当該チャンネルプロセッサ１２０に
対応して割り当てられた領域へ書込みが行なわれた時ア
クティブになる。ＯＲゲート１２７の他の入力端にはＡ
ＮＤゲート１２６の出力が接続されており、ＡＮＤゲー
ト１２６の入力の一端には同様にマルチマスタバス１４
０から供給される信号Ａが接続されている。この信号Ａ
は第１図の同時転送手段１６を実現するための信号であ
って、メインプロセッサ１０２のアドレスマツプ上、特
定の領域（後述）に書込みが行なわれた時、すべてのチ
ャンネルプロセッサ１２０ に対する信号Ａがアクティ
ブとなる。ＡＮＤゲート１２６の他の入力端にはフリッ
プフロップ１２５の出力Ｆが接続されている。フリップ
フロップ１２５は第１図の同時転送許可フラグ１８を実
現するためのもので、メインプロセッサ１０２のアドレ
スマツプ上当該チャンネルプロセッサに対応する特定の
ビットに１または０を書込むことによりセットまたはリ
セットされる。マルチマスタバス１４０を構成する各信
号から公知の技術の組合わせで前述の信号Ａ、 Ｂ、
Ｄ及びフリップフロップ１２５への信号を得ること
は当業者には容易である。
第３図はメインプロセッサ１０２のアドレスマツプの一
例の概要を表わすものである。領域ａ及びｆはメインプ
ロセッサ１０２のためのプログラム及びデータ等が格納
されるメインメモリ領域であり第２図のメインメモリ１
０３ に相当する。ウィンドウスペースｂ及びＣはチャ
ンネルプロセッサ１２０に属するＲＡＭ１２２へ書込む
ためのウィンドウスペースである。領域すは少なくとも
チャンネルプロセッサ１２０の数で細分され、そのいず
れか１つの領域のすべであるいは一部へプログラム又は
データを書き込むことによって対応するチャンネルプロ
セッサ１２０の信号Ｂ（第２図）がアクティブとなり、
ＲＡＭ１２２への書込みが可能となる。領域Ｃはすべて
のチャンネルプロセッサ１２０のＲＡＭ１２２へプログ
ラム又はデータを同時に書込むための領域であり、この
領域へ書込みが行なわれると、すべてのチャンネルプロ
セッサ１２０における信号Ａがアクティブとなり、フリ
ップフロップ１２５ がセットされているチャンネルプ
ロセッサ１２０に対し、ＲＡＭ１２２への書込みが行な
われる。領域ｄは各チャンネルプロセッサ１２０との制
御情報の入出力を行なうためのコミュニケーションスペ
ースであり、そのうちの一部の領域ｅは各チャンネルプ
ロセッサ１２０のフリップフロップ１２５をセット又は
リセットするための領域であって、この領域の所定のビ
ットに１又は０を格納することによって各フリップフロ
ップ１２５０セツト又はリセットが可能である。また、
この領域には各チャンネルプロセッサ内のＣＰＵ１２１
に対するリセット信号を制御するビットも含まれている
。
例の概要を表わすものである。領域ａ及びｆはメインプ
ロセッサ１０２のためのプログラム及びデータ等が格納
されるメインメモリ領域であり第２図のメインメモリ１
０３ に相当する。ウィンドウスペースｂ及びＣはチャ
ンネルプロセッサ１２０に属するＲＡＭ１２２へ書込む
ためのウィンドウスペースである。領域すは少なくとも
チャンネルプロセッサ１２０の数で細分され、そのいず
れか１つの領域のすべであるいは一部へプログラム又は
データを書き込むことによって対応するチャンネルプロ
セッサ１２０の信号Ｂ（第２図）がアクティブとなり、
ＲＡＭ１２２への書込みが可能となる。領域Ｃはすべて
のチャンネルプロセッサ１２０のＲＡＭ１２２へプログ
ラム又はデータを同時に書込むための領域であり、この
領域へ書込みが行なわれると、すべてのチャンネルプロ
セッサ１２０における信号Ａがアクティブとなり、フリ
ップフロップ１２５ がセットされているチャンネルプ
ロセッサ１２０に対し、ＲＡＭ１２２への書込みが行な
われる。領域ｄは各チャンネルプロセッサ１２０との制
御情報の入出力を行なうためのコミュニケーションスペ
ースであり、そのうちの一部の領域ｅは各チャンネルプ
ロセッサ１２０のフリップフロップ１２５をセット又は
リセットするための領域であって、この領域の所定のビ
ットに１又は０を格納することによって各フリップフロ
ップ１２５０セツト又はリセットが可能である。また、
この領域には各チャンネルプロセッサ内のＣＰＵ１２１
に対するリセット信号を制御するビットも含まれている
。
第４図は第２図及び第３図で説明されたシステムにおい
て、システムの立ち上げ時の処理の順序を表わすフロー
チャー斗である。まずシステムの電源が投入されるとＲ
ＯＭ等に書かれたイニシャルプログラムローダ（ＩＰＬ
）が動き、メインプロセッサ１０２で必要なプログラム
が外部記憶装置１０１から読み出され、メインメモリ１
０３ （第２図及び第３図）の領域の一部に格納され
る（ステップａ）。その後、格納されたプログラムへ制
御が移り、各チャンネルプロセッサ１２００ＣＰＵヘリ
セツト信号を出力する（ステップｂ）。セルコントロー
ラ外の各装置とめ間で定められたプロトコルの種類に応
じて作成されたチャンネルプロセッサ１２０用の制御プ
ログラムをグループ毎にロードしくステップＣ）、転送
すべきチャンネルプロセッサ１２０内のフリップフロッ
プ１２５（第２図）をセットしその他をリセットして（
ステップｄ）、領域Ｃ（第３図）を利用して複数のサブ
プロセッサへの同時転送を行なう（ステップｅ）。他の
グループに関してもステップＣ−ｅの処理を行ない、す
べてのサブプロセッサ１２０へ送り終ったら、ＣＰＵの
リセットを解除しくステップｈ）、通常の処理を開始す
る。
て、システムの立ち上げ時の処理の順序を表わすフロー
チャー斗である。まずシステムの電源が投入されるとＲ
ＯＭ等に書かれたイニシャルプログラムローダ（ＩＰＬ
）が動き、メインプロセッサ１０２で必要なプログラム
が外部記憶装置１０１から読み出され、メインメモリ１
０３ （第２図及び第３図）の領域の一部に格納され
る（ステップａ）。その後、格納されたプログラムへ制
御が移り、各チャンネルプロセッサ１２００ＣＰＵヘリ
セツト信号を出力する（ステップｂ）。セルコントロー
ラ外の各装置とめ間で定められたプロトコルの種類に応
じて作成されたチャンネルプロセッサ１２０用の制御プ
ログラムをグループ毎にロードしくステップＣ）、転送
すべきチャンネルプロセッサ１２０内のフリップフロッ
プ１２５（第２図）をセットしその他をリセットして（
ステップｄ）、領域Ｃ（第３図）を利用して複数のサブ
プロセッサへの同時転送を行なう（ステップｅ）。他の
グループに関してもステップＣ−ｅの処理を行ない、す
べてのサブプロセッサ１２０へ送り終ったら、ＣＰＵの
リセットを解除しくステップｈ）、通常の処理を開始す
る。
以上は各チャンネルプロセッサ１２０のための制御プロ
グラムを転送する例について説明してきたが、その他の
場合にも本発明の利点が発揮される。
グラムを転送する例について説明してきたが、その他の
場合にも本発明の利点が発揮される。
例えば、チャンネルプロセッサ１２０に接続される装置
がＣＲＴ端末等であって、複数の端末に対して同一のメ
ツセージを表示させるようなときに、そのための表示文
字のデータを転送する場合にも同様な方法で転送を行な
うことができる。
がＣＲＴ端末等であって、複数の端末に対して同一のメ
ツセージを表示させるようなときに、そのための表示文
字のデータを転送する場合にも同様な方法で転送を行な
うことができる。
以上説明してきたように本発明によれば、多数のサブプ
ロセッサへ同一のプログラム又はデータを転送するよう
な場合に、メインプロセッサの１回の処理で同時に転送
することができ、短時間でかつ簡単な処理でそれを実現
することができる。
ロセッサへ同一のプログラム又はデータを転送するよう
な場合に、メインプロセッサの１回の処理で同時に転送
することができ、短時間でかつ簡単な処理でそれを実現
することができる。
第１図は本発明の原理図、
第２図は本発明が適用された一実施例としてのセルコン
トローラを表わす図、 第３図は第２図におけるメインプロセッサのアドレスマ
ツプの一例を表わす図、 第４図は本発明が適用されたシステムにおけるシステム
立ち上げ時の処理を表わすフローチャート、 第５図はマルチプロセッサシステムによるＦＡシステム
の一例を表わす図である。 図において、 １０・・・メインプロセッサ、 １２・・・サブプロセッサ、 １４・・・マルチマスタバス、 １６・・・同時転送手段、 １８・・・同時転送許可フラグ。 メインプロセッサのアドレスマツプの一例を表わす図第
３目
トローラを表わす図、 第３図は第２図におけるメインプロセッサのアドレスマ
ツプの一例を表わす図、 第４図は本発明が適用されたシステムにおけるシステム
立ち上げ時の処理を表わすフローチャート、 第５図はマルチプロセッサシステムによるＦＡシステム
の一例を表わす図である。 図において、 １０・・・メインプロセッサ、 １２・・・サブプロセッサ、 １４・・・マルチマスタバス、 １６・・・同時転送手段、 １８・・・同時転送許可フラグ。 メインプロセッサのアドレスマツプの一例を表わす図第
３目
Claims (1)
- 【特許請求の範囲】 １、メインプロセッサ（１０）と、複数のサブプロセッ
サ（１２）と、該メインプロセッサ（１０）と該複数の
サブプロセッサ（１２）との間をバス接続するマルチマ
スタバス（１４）とを具備するマルチプロセッサシステ
ムにおいて、 該マルチマスタバス（１４）を介し、該メインプロセッ
サ（１０）から該サブプロセッサ（１２）のそれぞれへ
、多数の情報を同時転送することが可能な同時転送手段
（１６）と、 該複数のサブプロセッサ（１２）のそれぞれに対応する
該複数のサブプロセッサ（１２）と同数のフラグであっ
て、該メインプロセッサ（１０）より選択的にセット又
はリセットが可能であり、該フラグの該セット又は該リ
セット状態に応じて対応するサブプロセッサ（１２）へ
の該同時転送を許可又は禁止する同時転送許可フラグ（
１８）とを具備することを特徴とするマルチプロセッサ
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16581988A JPH0216670A (ja) | 1988-07-05 | 1988-07-05 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16581988A JPH0216670A (ja) | 1988-07-05 | 1988-07-05 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216670A true JPH0216670A (ja) | 1990-01-19 |
Family
ID=15819600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16581988A Pending JPH0216670A (ja) | 1988-07-05 | 1988-07-05 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9893213B2 (en) | 2014-08-18 | 2018-02-13 | Optiz, Inc. | Method of forming a wire bond sensor package |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843054A (ja) * | 1981-09-07 | 1983-03-12 | Hitachi Ltd | マイクロコントロ−ラのマルチ制御方式 |
| JPS5860851A (ja) * | 1981-10-08 | 1983-04-11 | Toshiba Corp | デ−タ伝送方式 |
-
1988
- 1988-07-05 JP JP16581988A patent/JPH0216670A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843054A (ja) * | 1981-09-07 | 1983-03-12 | Hitachi Ltd | マイクロコントロ−ラのマルチ制御方式 |
| JPS5860851A (ja) * | 1981-10-08 | 1983-04-11 | Toshiba Corp | デ−タ伝送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9893213B2 (en) | 2014-08-18 | 2018-02-13 | Optiz, Inc. | Method of forming a wire bond sensor package |
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