JPH0216738A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
- Publication number
- JPH0216738A JPH0216738A JP63167255A JP16725588A JPH0216738A JP H0216738 A JPH0216738 A JP H0216738A JP 63167255 A JP63167255 A JP 63167255A JP 16725588 A JP16725588 A JP 16725588A JP H0216738 A JPH0216738 A JP H0216738A
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- Japan
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- collector
- emitter
- base
- semiconductor substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ブレーナ構造のへテロ接合バイポーラトラン
ジスタの製造方法に関する。
ジスタの製造方法に関する。
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、従来
のシリコントランジスタに比べて高速動作が期待される
デバイスである。従来のＨＢＴの構造は何らかの形でメ
サが入り、素子の表面に凹凸が生じている。その製造方
法は、例えば、ＧａＡｓなとの化合物半導体基板上に、
コレクタ、ベースおよびエミッタとなる半導体層をＭＯ
ＣＶＤ法により順次エピタキシャル成長させ、次に、フ
ォトリソグラフィ技術によりメサエッチングを行ってい
る。
のシリコントランジスタに比べて高速動作が期待される
デバイスである。従来のＨＢＴの構造は何らかの形でメ
サが入り、素子の表面に凹凸が生じている。その製造方
法は、例えば、ＧａＡｓなとの化合物半導体基板上に、
コレクタ、ベースおよびエミッタとなる半導体層をＭＯ
ＣＶＤ法により順次エピタキシャル成長させ、次に、フ
ォトリソグラフィ技術によりメサエッチングを行ってい
る。
しかしながら上記のような構造では、素子表面の凹凸の
ために、配線に段切れが生じやすく、ＩＣ化するのが困
難であるという問題がある。
ために、配線に段切れが生じやすく、ＩＣ化するのが困
難であるという問題がある。
本発明は以上のような点にかんがみてなされたもので、
その目的とするところは、表面の凹凸をなくしたブレー
ナ構造を有するＨＢＴの好ましい製造方法を提供するこ
とにあり、その要旨は、半導体基板に、エミッタ・ベー
ス接合、コレクタ・ベース接合の少なくとも一方がヘテ
ロ接合となるように、コレクタ、ベース、エミッタとな
る半導体層を順次エピタキシャル成長させる工程を備え
たヘテロ接合バイポーラトランジスタの製造方法におい
て、あらかじめ半導体基板の一部をエミッタ層またはコ
レクタ層と同じ厚さだけエツチングし、次に、該半導体
基板上にコレクタ層またはエミッタ層を積層し、次にベ
ース層をエピタキシャル成長させ、次に半導体基板のエ
ツチング部上にエミッタ層またはコレクタ層を成長させ
る工程を備えたことを特徴とするヘテロ接合バイポーラ
トランジスタの製造方法である。
その目的とするところは、表面の凹凸をなくしたブレー
ナ構造を有するＨＢＴの好ましい製造方法を提供するこ
とにあり、その要旨は、半導体基板に、エミッタ・ベー
ス接合、コレクタ・ベース接合の少なくとも一方がヘテ
ロ接合となるように、コレクタ、ベース、エミッタとな
る半導体層を順次エピタキシャル成長させる工程を備え
たヘテロ接合バイポーラトランジスタの製造方法におい
て、あらかじめ半導体基板の一部をエミッタ層またはコ
レクタ層と同じ厚さだけエツチングし、次に、該半導体
基板上にコレクタ層またはエミッタ層を積層し、次にベ
ース層をエピタキシャル成長させ、次に半導体基板のエ
ツチング部上にエミッタ層またはコレクタ層を成長させ
る工程を備えたことを特徴とするヘテロ接合バイポーラ
トランジスタの製造方法である。
上記の製造方法によれば、エミッタ層を積層する半導体
基板部分は他の部分よりもエミッタ層の厚さだけエツチ
ングされて薄くなっているため、エミッタ層を積層した
状態では、エミッタと外部ベースの表面は同一レベル面
上にあり、外部コレクタ表面も前記面上に形成すれは、
三者の表面が同一レベル面上に揃い、ブレーナ構造のＨ
ＢＴを得ることができる。
基板部分は他の部分よりもエミッタ層の厚さだけエツチ
ングされて薄くなっているため、エミッタ層を積層した
状態では、エミッタと外部ベースの表面は同一レベル面
上にあり、外部コレクタ表面も前記面上に形成すれは、
三者の表面が同一レベル面上に揃い、ブレーナ構造のＨ
ＢＴを得ることができる。
以下図面に示した実施例に基づいて本発明を説明する。
第１図（ａ） 〜（ｄ）は本発明にかかるＮＰＮ型ＨＢ
Ｔの製造方法の一実施例の工程説明図である。本実施例
によれば、まず、ＧａＡｓの半絶縁性半導体基板（１）
の一部をＳｉｇｈの誘電体膜でマスクし、ウェットエツ
チングにより半絶縁性半導体基板（１）の表面にエミッ
タ層の厚みに相当する約０．２μの段差を形成する０次
に、段差を含めた半絶縁性半導体基板（１）上にｎ−Ｃ
ｙａＡｓからなるコレクタ層およびｐ−ＣａＡｓからな
るベース層を順次積層する０次に、第１図（Ｃ）に示す
ように、段差より高い方の半絶縁性半導体基板（］）面
を誘電体Ｉｔ！ （５）で覆い、段差面と段差より低い
方の半絶縁性半導体基板（１）面上にｎ Ａｌ１ｏ、
５Ｇａｏ、ｑＡＳからなるエミッタ層（４）を選択成長
させる。このようにして形成されたエミッタ層（４）表
面は、段差より高い方の半絶縁性半導体基板（１）面上
に形成されたベース層（３）表面と同一レベルになる０
次に、誘電体膜（５）の除去後、ベース層に選択的にコ
レクタ層（２）に達するＳｉをイオン注入して外部コレ
クタ（６）を形成する。
Ｔの製造方法の一実施例の工程説明図である。本実施例
によれば、まず、ＧａＡｓの半絶縁性半導体基板（１）
の一部をＳｉｇｈの誘電体膜でマスクし、ウェットエツ
チングにより半絶縁性半導体基板（１）の表面にエミッ
タ層の厚みに相当する約０．２μの段差を形成する０次
に、段差を含めた半絶縁性半導体基板（１）上にｎ−Ｃ
ｙａＡｓからなるコレクタ層およびｐ−ＣａＡｓからな
るベース層を順次積層する０次に、第１図（Ｃ）に示す
ように、段差より高い方の半絶縁性半導体基板（］）面
を誘電体Ｉｔ！ （５）で覆い、段差面と段差より低い
方の半絶縁性半導体基板（１）面上にｎ Ａｌ１ｏ、
５Ｇａｏ、ｑＡＳからなるエミッタ層（４）を選択成長
させる。このようにして形成されたエミッタ層（４）表
面は、段差より高い方の半絶縁性半導体基板（１）面上
に形成されたベース層（３）表面と同一レベルになる０
次に、誘電体膜（５）の除去後、ベース層に選択的にコ
レクタ層（２）に達するＳｉをイオン注入して外部コレ
クタ（６）を形成する。
また、外部コレクタ（６）および段差を含む領域の外側
にＨ゛イオン注入て絶縁領域（７）を形成し、最後に、
同一レベル面にある外部コレクタ（６）上にコレクタ電
極（８）、ベースＮ（３）上にベース電極（９）および
エミッタ層（４）上にエミッタ電極０ωを形成して、プ
レーナ構造の）ＩＢＴをえる。
にＨ゛イオン注入て絶縁領域（７）を形成し、最後に、
同一レベル面にある外部コレクタ（６）上にコレクタ電
極（８）、ベースＮ（３）上にベース電極（９）および
エミッタ層（４）上にエミッタ電極０ωを形成して、プ
レーナ構造の）ＩＢＴをえる。
また、他の実施例として、第２図（ａ）、０））に示す
ように、前記実施例でエミッタ層（４）を形成後（第１
図（Ｃ））、エミッタ層（４）と外部ベース層（３′）
の表面を誘電体膜００で覆い、外部ベース層（３′）に
コレクタに達する深さの外部コレクタ用穴（１２１をエ
ツチングによりあける０次に、外部コレクタ０りを選択
的に成長させ、誘電体ＷＡ００を除去する。最後に、素
子の両側にＨ゛イオン注入して絶縁領域（７）を形成し
、コレクタ電極（８）、ベース電極（９）およびエミッ
タ電極０［Ｉ）を形成してプレーナ構造のＨＢＴをえる
こともできる。なお、上記実施例ではいずれもＮＰＮ型
トランジスタの場合を示しているが、ＰＮＰ型のトラン
ジスタの場合でもよい。また、本発明では、エミッタ層
が基板側に、コレクタ層が表面側に形成される構造でも
よい。
ように、前記実施例でエミッタ層（４）を形成後（第１
図（Ｃ））、エミッタ層（４）と外部ベース層（３′）
の表面を誘電体膜００で覆い、外部ベース層（３′）に
コレクタに達する深さの外部コレクタ用穴（１２１をエ
ツチングによりあける０次に、外部コレクタ０りを選択
的に成長させ、誘電体ＷＡ００を除去する。最後に、素
子の両側にＨ゛イオン注入して絶縁領域（７）を形成し
、コレクタ電極（８）、ベース電極（９）およびエミッ
タ電極０［Ｉ）を形成してプレーナ構造のＨＢＴをえる
こともできる。なお、上記実施例ではいずれもＮＰＮ型
トランジスタの場合を示しているが、ＰＮＰ型のトラン
ジスタの場合でもよい。また、本発明では、エミッタ層
が基板側に、コレクタ層が表面側に形成される構造でも
よい。
以上説明したように本発明によれば、あらかじめ半導体
基板の一部をエミッタ層またはコレクタ層と同じ厚さだ
けエツチングし、次に該半導体基板上にコレクタ層また
はエミッタ層を積層し、次にベース層を成長させ、次に
、半導体基板のエツチング部上にエミッタ層またはコレ
クタ層を成長させるため、ブレーナ構造を有するＨＢＴ
を効率よく製造することができるという優れた効果があ
る。
基板の一部をエミッタ層またはコレクタ層と同じ厚さだ
けエツチングし、次に該半導体基板上にコレクタ層また
はエミッタ層を積層し、次にベース層を成長させ、次に
、半導体基板のエツチング部上にエミッタ層またはコレ
クタ層を成長させるため、ブレーナ構造を有するＨＢＴ
を効率よく製造することができるという優れた効果があ
る。
第１図（ａ）〜（ｄ）は、本発明にかかるＮＰＮ型ＨＢ
Ｔの製造方法の一実施例の工程説明図、第２図（ａ）、
［有］）は他の実施例の工程説明図である。 ｌ・・・半絶縁性半導体基板、 ２・・・コレクタ層、
３・・・ベース層、 ３′・・・外部ベース層、 ４・
・・エミッタ層、 ５．１１・・・誘電体膜、 ６．１
３・・・外部コレクタ、 ７・・・絶縁領域、 ８
・・・コレクタ電極、 ９・・・ベース電極、 １０
・・・エミッタ電極、１２・・・外部コレクタ用穴。
Ｔの製造方法の一実施例の工程説明図、第２図（ａ）、
［有］）は他の実施例の工程説明図である。 ｌ・・・半絶縁性半導体基板、 ２・・・コレクタ層、
３・・・ベース層、 ３′・・・外部ベース層、 ４・
・・エミッタ層、 ５．１１・・・誘電体膜、 ６．１
３・・・外部コレクタ、 ７・・・絶縁領域、 ８
・・・コレクタ電極、 ９・・・ベース電極、 １０
・・・エミッタ電極、１２・・・外部コレクタ用穴。
Claims (1)
- 半導体基板に、エミッタ・ベース接合、コレクタ・ベー
ス接合の少なくとも一方がヘテロ接合となるように、コ
レクタ、ベース、エミッタとなる半導体層をエピタキシ
ャル成長させる工程を備えたヘテロ接合バイポーラトラ
ンジスタの製造方法において、あらかじめ半導体基板の
一部をエミッタ層またはコレクタ層と同じ厚さだけエッ
チングし、次に、該半導体基板上にコレクタ層またはエ
ミッタ層を積層し、次にベース層をエピタキシャル成長
させ、次に、半導体基板のエッチング部上にエミッタ層
またはコレクタ層を成長させる工程を備えたことを特徴
とするヘテロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167255A JPH0216738A (ja) | 1988-07-05 | 1988-07-05 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167255A JPH0216738A (ja) | 1988-07-05 | 1988-07-05 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216738A true JPH0216738A (ja) | 1990-01-19 |
Family
ID=15846343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63167255A Pending JPH0216738A (ja) | 1988-07-05 | 1988-07-05 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216738A (ja) |
-
1988
- 1988-07-05 JP JP63167255A patent/JPH0216738A/ja active Pending
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