JPH02168342A - プロセッサ間共有メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ制御方式、とくに、複数のプロセッサが
共有メモリを介してデータを転送するプロセッサ間共有
メモリ制御装置に関するものである。

（従来の技術） たとえば２つのプロセッサ、すなわち第１および第２の
プロセッサがランダムアクセスメモリ（ＲＡＭ）を共有
し、これを介してデータを互いに転送するプロセッサ間
共有メモリ制御方式において、この共有ＲＡＭに、第１
のプロセッサから第２のプロセッサへの転送データを格
納する領域と、第２のプロセッサから第１のプロセッサ
への転送データを格納する領域とが設けられているシス
テムがある。このようなシステムの共有ＲＡＭは、青領
域とも所定の語数を単位として複数のブロックに分割さ
れ、各ブロックには固有のブロック番号またはそのアド
レスが付与され、それらを両プロセッサがソフトウェア
で管理している。転送データの転送語数等を含むステー
タス情報は、各ブロックに転送データとともに格納され
る。

この従来の構成のシステムでは、たとえば第１のプロセ
ッサが第２のプロセッサにデータを転送する場合、第１
のプロセッサは共有ＲＡＭのあるブロックにステータス
情報を含む転送データを書き込み、その後、コマンドに
より割込み制御によって第２のプロセッサに割込みをか
ける。第２のプロセッサは、この割込みを受けると、コ
マンドにより割込みをリセットし、共有ＲＡＭのそのブ
ロックからデータを読み込む、第２のプロセッサから第
１のプロセッサへのデータ転送も同様の手順で行なわれ
る。

（発明が解決しようとする課題） この従来方式では、共有ＲＡＭにおける空きブロックを
示す空きアドレス情報、および塞すプロ・ツクを示す塞
リアドレス情報をプロセッサのソフトウェアで常時管理
している。したがって、共有ＲＡＭのブロック数が多い
システムでは、プロセッサに負担が多くかかり、したが
って処理能力も低い、また、割込みおよびリセットをプ
ロセッサのコマンドによって行なっているので、その処
理の分だけ共有ＲＡＭにアクセスする時間が遅い。

したがってこのような従来方式は、共有メモリへのアク
セスが多くプロセッサ間の高速なデータ通信が要求され
るシステムには適していない。

本発明はこのような従来技術の欠点を解消し、プロセッ
サの負担が軽く高速のデータ転送が可能なプロセッサ間
共有メモリ制御方式を提供することを目的とする。

（課題を解決するための手段） 本発明は上述の課題を解決するために、複数のプロセッ
サの間に共有メモリの管理および割込み制御を行なう装
置を設けている。

本発明によれば、第１および第２のプロセッサが共有メ
モリを介して行なうデータ転送を制御するプロセッサ間
共有メモリ制御方式は、第２のプロセッサから書込み可
能であり第１のプロセッサに読出し可能であって共有メ
モリにおける空き領域を示す第１の情報を記憶する第１
の記憶手段と、第１のプロセッサから書込み可能であり
、第２のプロセッサに読出し可能であって、共有メモリ
における塞り領域およびステータスを示す第２の情報を
記憶する第２の記憶手段とを有し、第１のプロセッサは
、第２のプロセッサにデータを転送する際、第１の記憶
手段より第１の情報を読み出し、第１のプロセッサは、
共有メモリにおける第１の情報の示す空き領域にデータ
を蓄積し、共有メモリにおけるこの蓄積で塞った領域に
ついて第２の情報を第２の記憶手段に書き込み、第２の
記憶手段は、この書込みに応動して第２のプロセッサに
割込み要求を出力し、第２のプロセッサは、割込み要求
に応動して第２の記憶手段より第２の情報を読み出し、
共有メモリにおける第２の情報の示す領域よりデータを
読み込み、第２のプロセッサは、データの読込みを終っ
た領域について第１の情報を空きとして第１の記憶手段
に記憶する。

本発明によれば、これら第１および第２の記憶手段に相
当するものを第２のプロセッサから＠ｌのプロセッサへ
のデータ転送についても設け、双方向のデータ転送を同
様に制御させるようにしてもよい。

本発明によればまた、このような通信制御装置を含み、
第１および第２のプロセッサと、第１および第２のプロ
セッサが共通に使用する共有メモリとを有し、共有メモ
リを介して第１および第２のプロセッサがデータを転送
するプロセッサシステムが提供される。

（作　用） 本発明によれば、たとえば第１のプロセッサから第２の
プロセッサへデータ転送を行なう場合、第１のプロセッ
サは、第１の記憶手段より第１の情報を読み出し、共有
メモリにおける第１の情報の示す空き領域にデータを蓄
積するとともに、共有メモリにおけるこの蓄積で塞った
領域について第２の情報を第２の記憶手段に書き込む、
第２の記憶手段は、この書込みに応動して第２のプロセ
ッサに割込み要求を出力する。第２のプロセッサは、こ
の割込み要求に応動して第２の記憶手段より第２の情報
を読み出し、共有メモリにおける第２の情報の示す領域
よりデータを読み込むとともに、データの読込みを終っ
た領域について第１の情報を空きとして第１の記憶手段
に記憶する。

このように、第１および第２の記憶手段によって、共有
メモリの空塞管理および相手プロセッサの起動が行なわ
れる。したがって、両プロセッサのソフトウェアにおけ
るデータ転送に伴う負担が軽減される。

（実施例） 次に添付図面を参照して本発明によるプロセッサ間共有
メモリ制御装置の実施例を詳細に説明する。第１図に示
す本発明の実施例は、２つのプロセッサ（ＣＰＵ）　　
１および２の間に共有メモリ３が設けられ、それらの管
理および割込み制御は両プロセッサｌおよび２に共通に
設けられたハードウェアで行なう構成をとっている。

プロセッサｌおよび２は、それぞれアドレスバス１１お
よび第２を有し、それらはアドレスバス切替部４を介し
て共有メモリ３のアドレス線２３に接続されている。プ
ロセッサｌおよび２はまた。それぞれデータバス１４お
よび１５を有し、それらはデータバス切替部５を介して
共有メモリ３のデータ線１Ｂと接続されている。アドレ
スバス切替部４は、プロセッサ１または２からのアドレ
スバス１１または第２を選択的に共有メモリ３のアドレ
ス線１３に接続する選択回路であり、データバス切替部
５は、プロセッサｌまたは２からのデータバス１４また
は１５を選択的に共有メモリ３のデータ線１８に接続す
る選択回路である。この選択的切換えはバス切替制御部
６によって制御される。

バス切替制御部６は、プロセッサ１および２の各アクセ
ス要求、！１７および１８が接続され、これによってプ
ロセッサｌまたは２からバス切替要求信号を受けると、
その切替制御１ｉ１１９および２０ヘバス切替信号を出
力する制御回路である。切替制御線１９および２０は、
それぞれアドレスバス切替部４ｉ３よびデータバス切替
部５に接続され、これによってそれぞれアドレスバスｌ
！またはＩ２の、またデータバス１４または１５の選択
的切換え制御が行なわれる。

共有メモリ３はＲＡＭ　配憶領域を有し、これは−方の
プロセッサ１から他方のプロセッサ２への転送データを
格納する領域と、他方のプロセッサ２から一方のプロセ
ッサｌへの転送データを格納する領域とが設けられてい
る。　ＲＡＭ　３の両領域とも所定の語数を単位として
複数のブロックに分割され、各ブロックには固有のブロ
ック番号またはそのアドレスが付与され、両プロセッサ
間の転送データ、および転送データの転送語数等を含む
ステータス情報が各ブロックに格納される。

なお、共有メモリ３は、このようにデータ転送方向に応
じて専用の２種類の領域に分けられていなくてもよい、
たとえば１両プロセッサｌおよび２に共通に共有メモリ
３の空きブロックをプールしておき、両プロセッサ１お
よび２からの要求に応じてそれらを分配するように構成
してもよい。

そのようにする場合、後述の空きアドレスプール８およ
びｌＯは、両プロセッサ１および２からアクセスできる
ように構成する。

以上の構成は従来のプロセッサ間共有メモリ制御方式と
同じでよい、従来の方式では、メモリ３の空塞状態およ
び割込み制御をプロセッサのソフトウェアで管理し、そ
のために両プロセッサ間に設けられている割込み制御回
路を利用していた。

しかし本実施例では、両プロセッサｌおよび２の間に、
ファーストイン・ファーストアウト（ＦＩＦＯ）メモリ
で構成される空きアドレスプール７および９、ならびに
塞リアドレスプール８および１０を設け、前者に共有メ
モリ３の空きブロックを、また後者にその塞リブロック
を記憶させ、管理している。

より詳細には、いずれかのプロセッサｌまたは２が空き
アドレスプール９または７により共有メモリ３の空きブ
ロックを識別し、共有メモリ３のその空きブロックにデ
ータを書き込むと、塞リアドレスプール８またはｌＯが
他方のプロセッサ２または１に割込みをかけ、そのプロ
セッサにメモリ３のデータを読み取らせる構成をとって
いる。これによって両プロセッサ１および２のソフトウ
ェアに対する負荷を減少させている。

一方のプロセッサ１のデータバス１４は空きアドレスプ
ール７および塞リアドレスプール８を介して他方のプロ
セッサ２のデータバス１５に接続され、同様に他方のプ
ロセッサ２のデータバス１５は空きアドレスプール９お
よび塞リアドレスプールｌＯを介して一方のプロセッサ
１のデータバス１４に接続されている。空きアドレスプ
ール７および９は、共有メモリ３において空いているブ
ロックを示す空きブロック情報を記憶するＦＩＦＯメモ
リである。また塞リアドレスプール８およびｌＯは、共
有メモリ３において塞っているブロックを示す塞りブロ
ック情報を記憶するＦＩＦＯメモリである。塞リアドレ
スプール８および１０はそれぞれ、空き（エンプティ）
フラグ出力端子を有し、これにプロセッサｌおよび２へ
の割込み要求線２１および２２が接続され、それらに情
報が書き込まれたとき割込み要求を発生する。なお１本
装置に電源を投入した際の初期設定では、共有メモリ３
における空きブロックとしてプロセッサ１および２に使
用可能な領域を示す情報が装置のハードウェアから空き
アドレスプール７および９に読み込まれる。

次に共有メモリ３へのアクセス手順を説明する。たとえ
ば、プロセッサ１が共有メモリ３を介してプロセッサ２
ヘデータを転送する場合、プロセッサｌは、空きアドレ
スプール９からデータバス１４を介してメモリ３の空き
ブロックのアドレス情報を読み込む、プロセッサ１は次
に、アクセス線１７によってバス切替制御部６に指示し
てアドレスバス切替部４およびデータバス切替部５を制
御し、アドレスバスｌ！およびデータバス１４をプロセ
ッサ１に引き込む、そこで、共有メモリ３におけるアド
レスプール９から読み込んだその空きアドレスを先頭ア
ドレスとしてそれ以降の記憶位置をアドレスバス１１お
よび１３によって指定し、転送データをデータバス１４
および１Ｂを介して共有メモリ３に転送し、これに蓄積
させる。

共有メモリ３にデータを転送した後、プロセッサ１は、
そのアドレス情報と、転送語数等を含むステータス情報
をデータバス１４から塞リアドレスプール８に書き込む
、この書込みが終了すると、塞リアドレスプール８は、
付属機能である空きフラグをセットし、直ちに割込み要
求線２１からプロセッサ２に対して割込みをかける。

プロセッサ２は、この割込み要求に応動して、共有メモ
リ３におけるその転送データが格納されているブロック
を示す塞リアドレス情報およびステータス情報を塞リア
ドレスプール８からデータバス１５を通して読み込む、
たとえば、転送すべきデータが１ブロック分であるとき
は、この読込みによって塞リアドレスプール８が空き表
示になり、したがって直ちに割込みが解除される。転送
データが共有メモリ３の複数のブロックに格納されてい
るときは、複数回の読込みが行なわれる。

そこでプロセッサ２は、塞リアドレスプール８からこう
して読み込んだ情報に基づき、アクセス線１８によって
バス切替制御部６に指示してアドレスバス切替部４およ
びデータバス切替部５を制御し、アドレスバス１１およ
びデータバス１４をプロセッサ２に引き込む、プロセッ
サ２はそこで、共有メモリ３におけるアドレスプール８
から読み込んだアドレスを先頭アドレスとしてそれ以降
の記憶位置をアドレスバス第２および１３によって指定
し、転送データをデータバス１および１５を介して共有
メモリ３から読み出す、データの読込みを完了すると、
アドレスプール８から読み込んだ共有メモリ３のブロッ
クのアドレス情報を空きブロックのアドレス情報として
空きアドレスプール９に書き込むとともに、塞リアドレ
スブール８の空きフラグをリセットする０以上がプロセ
ッサｌから同２へのデータ転送の一連の手順である。以
下、同様な手順で転送が行なわれる。

また、プロセッサ２から同ｌへの転送も同様の手順で行
なわれる。より詳細には、プロセッサ２が空きアドレス
情“報を空きアドレスプール７から読み込み、共有メモ
リ３にデータを転送した後。

基リアドレス情報およびステータス情報を塞リアドレス
ブール１０に書き込む、プロセッサｌは、塞リアドレス
ブールｌＯから割込みを受け、塞リアドレスブール１０
の記憶内容を読み込むと、それに基づいてデータ転送を
行ない、そのアドレス情報を空きアドレスプール７に書
き込む。

本実施例は２台のプロセッサｌおよび２の間の共有メモ
リ３の使用を管理するものであったが。

本発明の思想は、３台以上の複数のプロセッサについて
も、それらの間の競合を制御してバッファ管理を行なう
例にも同様に効果的に適用される。

図示の実施例はまた１両プロセッサｌおよび２の間で双
方向にデータを転送する機能を有するものであったが、
本発明は、いずれか片方向にのみデータ転送を行なう例
にも同様に適用されることは、言うまでもない。

（発明の効果） 以上述べたように１本発明によれば、共有メモリの空き
ブロックのアドレス情報、塞リブロックのアドレス情報
、およびステータス情報を蓄積する機能と、転送元のプ
ロセッサより相手プロセッサに対する転送要求割込みを
セットし、割込み受付は後の割込みをリセットする機能
とを／Ｓ−ドウエアで実現している。これにより、プロ
セッサのソフトウェアのＱｍが低減され１両プロセッサ
の処理速度が向上し、その結果、プロセッサ間のデータ
転送が高速化される。

【図面の簡単な説明】

第１図は本発明によるプロセッサ間共有メモリ制御装置
の一実施例を示す機能ブロック図である。 １．２．。 ３　、　。 ４　、　。 ５　、　。 ６　、　。 ７．９．。 ８．１０、 妻部分の符号の説明 、プロセッサ 、共有メモリ 、アドレスバス切替部 、データバス切替部 、バス切替制御部 、空きアドレスプール 、塞リアドレスプール

Claims (1)

1. 【特許請求の範囲】 １、第１および第２のプロセッサが共有メモリを介して
   行なうデータ転送を制御するプロセッサ間共有メモリ制
   御装置において、該装置は、 第２のプロセッサから書込み可能であり、第１のプロセ
   ッサに読出し可能であって、前記共有メモリにおける空
   き領域を示す第１の情報を記憶する第１の記憶手段と、 第１のプロセッサから書込み可能であり、第２のプロセ
   ッサに読出し可能であって、前記共有メモリにおける塞
   り領域およびステータスを示す第２の情報を記憶する第
   ２の記憶手段とを有し、第１のプロセッサは、第２のプ
   ロセッサにデータを転送する際、第１の記憶手段より第
   １の情報を読み出し、 第１のプロセッサは、前記共有メモリにおける第１の情
   報の示す空き領域に前記データを蓄積し、前記共有メモ
   リにおけるこの蓄積で塞った領域について第２の情報を
   第２の記憶手段に書き込み、 第２の記憶手段は、この書込みに応動して第２のプロセ
   ッサに割込み要求を出力し、 第２のプロセッサは、該割込み要求に応動して第２の記
   憶手段より第２の情報を読み出し、前記共有メモリにお
   ける第２の情報の示す領域より前記データを読み込み、 第２のプロセッサは、前記データの読込みを終った領域
   について第１の情報を空きとして第１の記憶手段に記憶
   することを特徴とするプロセッサ間共有メモリ制御装置
   。 ２、請求項１に記載の装置において、第１および第２の
   記憶手段はファーストイン・ファーストアウトメモリを
   含むことを特徴とするプロセッサ間共有メモリ制御装置
   。 ３、請求項１に記載の装置において、該装置はさらに、 第１のプロセッサから書込み可能であり、第２のプロセ
   ッサに読出し可能であって、前記共有メモリにおける空
   き領域を示す第１の情報を記憶する第３の記憶手段と、 第２のプロセッサから書込み可能であり、第１のプロセ
   ッサに読出し可能であって、前記共有メモリにおける塞
   り領域およびステータスを示す第２の情報を記憶する第
   ４の記憶手段とを有し、第２のプロセッサは、第１のプ
   ロセッサにデータを転送する際、第３の記憶手段より第
   １の情報を読み出し、 第２のプロセッサは、前記共有メモリにおける第１の情
   報の示す空き領域に前記データを蓄積し、前記共有メモ
   リにおけるこの蓄積で塞った領域について第２の情報を
   第４の記憶手段に書き込み、 第４の記憶手段は、この書込みに応動して第１のプロセ
   ッサに割込み要求を出力し、 第１のプロセッサは、該割込み要求に応動して第４の記
   憶手段より第２の情報を読み出し、前記共有メモリにお
   ける第２の情報の示す領域より前記データを読み込み、 第１のプロセッサは、前記データの読込みを終った領域
   について第１の情報を空きとして第３の記憶手段に記憶
   することを特徴とするプロセッサ間共有メモリ制御装置
   。 ４、請求項３に記載の装置において、第３および第４の
   記憶手段はファーストイン・ファーストアウトメモリを
   含むことを特徴とするプロセッサ間共有メモリ制御装置
   。 ５、第１および第２のプロセッサと、 第１および第２のプロセッサが共通に使用する共有メモ
   リとを有し、 該共有メモリを介して第１および第２のプロセッサがデ
   ータを転送するプロセッサシステムにおいて、該システ
   ムは、 第２のプロセッサから書込み可能であり、第１のプロセ
   ッサに読出し可能であって、前記共有メモリにおける空
   き領域を示す第１の情報を記憶する第１の記憶手段と、 第１のプロセッサから書込み可能であり、第２のプロセ
   ッサに読出し可能であって、前記共有メモリにおける塞
   り領域およびステータスを示す第２の情報を記憶する第
   ２の記憶手段とを有し、第１のプロセッサは、第２のプ
   ロセッサにデータを転送する際、第１の記憶手段より第
   １の情報を読み出し、 第１のプロセッサは、前記共有メモリにおける第１の情
   報の示す空き領域に前記データを蓄積し、前記共有メモ
   リにおけるこの蓄積で塞った領域について第２の情報を
   第２の記憶手段に書き込み、 第２の記憶手段は、この書込みに応動して第２のプロセ
   ッサに割込み要求を出力し、 第２のプロセッサは、該割込み要求に応動して第２の記
   憶手段より第２の情報を読み出し、前記共有メモリにお
   ける第２の情報の示す領域より前記データを読み込み、 第２のプロセッサは、前記データの読込みを終った領域
   について第１の情報を空きとして第１の記憶手段に記憶
   することを特徴とするプロセッサシステム。 ６、請求項５に記載のシステムにおいて、該システムは
   さらに、 第１のプロセッサから書込み可能であり、第２のプロセ
   ッサに読出し可能であって、前記共有メモリにおける空
   き領域を示す第１の情報を記憶する第３の記憶手段と、 第２のプロセッサから書込み可能であり、第１のプロセ
   ッサに読出し可能であって、前記共有メモリにおける塞
   り領域およびステータスを示す第２の情報を記憶する第
   ４の記憶手段とを有し、第２のプロセッサは、第１のプ
   ロセッサにデータを転送する際、第３の記憶手段より第
   １の情報を読み出し、 第２のプロセッサは、前記共有メモリにおける第１の情
   報の示す空き領域に前記データを蓄積し、前記共有メモ
   リにおけるこの蓄積で塞った領域について第２の情報を
   第４の記憶手段に書き込み、 第４の記憶手段は、この書込みに応動して第１のプロセ
   ッサに割込み要求を出力し、 第１のプロセッサは、該割込み要求に応動して第４の記
   憶手段より第２の情報を読み出し、前記共有メモリにお
   ける第２の情報の示す領域より前記データを読み込み、 第１のプロセッサは、前記データの読込みを終った領域
   について第１の情報を空きとして第３の記憶手段に記憶
   することを特徴とするプロセッサシステム。