JPH02172272A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02172272A JPH02172272A JP63327065A JP32706588A JPH02172272A JP H02172272 A JPH02172272 A JP H02172272A JP 63327065 A JP63327065 A JP 63327065A JP 32706588 A JP32706588 A JP 32706588A JP H02172272 A JPH02172272 A JP H02172272A
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- Japan
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- potential
- input terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ及び電流型センスアンプを内蔵し
ている半導体集積回路に関するものである。
ている半導体集積回路に関するものである。
第５図は例えば特開昭６２−２２２４９１号公報に示さ
れているこの種の半導体集積回路の要部回路図である。
れているこの種の半導体集積回路の要部回路図である。
電流型センスアンプ１は、Ｎチャネル・デプレッション
型ＭＯ３ｌ−ランジスタ３と、Ｎチャネル？ＩＯ３）ラ
ンジスタ５と、インバータ７とからなり、トランジスタ
３のソースＳを電源２と接続し、そのドレインＤをトラ
ンジスタ５のドレインＤと接続している。またトランジ
スタ３のゲートＧをそのドレインＤに接続するとともに
、その接続点を出力端子４としている。
型ＭＯ３ｌ−ランジスタ３と、Ｎチャネル？ＩＯ３）ラ
ンジスタ５と、インバータ７とからなり、トランジスタ
３のソースＳを電源２と接続し、そのドレインＤをトラ
ンジスタ５のドレインＤと接続している。またトランジ
スタ３のゲートＧをそのドレインＤに接続するとともに
、その接続点を出力端子４としている。
トランジスタ５のソースＳはインバータ７の入力側と接
続しており、その出力側をトランジスタ５のゲートＧと
接続している。そしてトランジスタ５のソースＳとイン
バータ７の入力側との接続点を入力端子６としている。
続しており、その出力側をトランジスタ５のゲートＧと
接続している。そしてトランジスタ５のソースＳとイン
バータ７の入力側との接続点を入力端子６としている。
前記入力端子６はメモリセル１０におけるＮチャネルＭ
ＯＳ ）ランジスタ９のドレインＤと接続しており、
そのトランジスタ９のソースＳは接地されていて、その
ゲートＧには制御信号Ｓｃが入力される。そしてトラン
ジスタ３は、トランジスタ５に比べて高インピーダンス
に選定している。
ＯＳ ）ランジスタ９のドレインＤと接続しており、
そのトランジスタ９のソースＳは接地されていて、その
ゲートＧには制御信号Ｓｃが入力される。そしてトラン
ジスタ３は、トランジスタ５に比べて高インピーダンス
に選定している。
この従来のセンスアンプ１は、トランジスタ９が導通状
態の場合、入力端子６はローレベルとなり、インバータ
７の入力がローレベルになって、その出力はハイレベル
となる。そのため、トランジスタ３及び導通状態のトラ
ンジスタ５を通ってトランジスタ９に電流が流れる。そ
してトランジスタ３がトランジスタ５に比べて高インピ
ーダンスとなっているから、出力端子４の出力はローレ
ベルとなる。
態の場合、入力端子６はローレベルとなり、インバータ
７の入力がローレベルになって、その出力はハイレベル
となる。そのため、トランジスタ３及び導通状態のトラ
ンジスタ５を通ってトランジスタ９に電流が流れる。そ
してトランジスタ３がトランジスタ５に比べて高インピ
ーダンスとなっているから、出力端子４の出力はローレ
ベルとなる。
一方、トランジスタ９が非導通状態である場合には、入
力端子６の電位がインバータ７の闇値電位まで上昇する
と、インバータ７の出力がローレベルになり、トランジ
スタ５が非導通状態になり、出力端子４の出力はハイレ
ベルになる。
力端子６の電位がインバータ７の闇値電位まで上昇する
と、インバータ７の出力がローレベルになり、トランジ
スタ５が非導通状態になり、出力端子４の出力はハイレ
ベルになる。
このようにして、入力端子６の電位は自己バイアスによ
りインバータ７の闇値電位以上にはならないようになっ
ている。
りインバータ７の闇値電位以上にはならないようになっ
ている。
前述した従来の半導体集積回路は、メモリセル１０にお
けるトランジスタ９の非導通状態がｍ続した場合には、
その期間にトランジスタ３とトランジスタ５とのリーク
電流により入力端子６の電位が自己バイアスされた電位
、つまりインバータ７の闇値電位よりも高くなる場合が
ある。そして、その状態でトランジスタ９が導通状態に
変化するときは第６図に示す如く、破線Ｌ６で示す入力
端子６の電位が実線Ｌ７で示すインバータ７の闇値電位
以下になるまでに時間を要し、その期間中は出力端子４
の電位は破線Ｌ４で示すように変化しない。
けるトランジスタ９の非導通状態がｍ続した場合には、
その期間にトランジスタ３とトランジスタ５とのリーク
電流により入力端子６の電位が自己バイアスされた電位
、つまりインバータ７の闇値電位よりも高くなる場合が
ある。そして、その状態でトランジスタ９が導通状態に
変化するときは第６図に示す如く、破線Ｌ６で示す入力
端子６の電位が実線Ｌ７で示すインバータ７の闇値電位
以下になるまでに時間を要し、その期間中は出力端子４
の電位は破線Ｌ４で示すように変化しない。
そのため入力端子６が自己バイアスの電位範囲内にある
場合に比較して、出力端子４の電位が変化するまでに長
い時間を要する。即ち、入力端子６の電位がインバータ
７の闇値電位より高くなっている場合は、その電位を先
ず自己バイアスの電位まで下げる必要があるため、出力
端子４の出力電位が闇値に達するまでに余分の時間ｔｄ
を必要とする。したがって、予め設定している期間内に
データを読み出す場合には誤ったデータを出力する虞れ
があるという問題がある。
場合に比較して、出力端子４の電位が変化するまでに長
い時間を要する。即ち、入力端子６の電位がインバータ
７の闇値電位より高くなっている場合は、その電位を先
ず自己バイアスの電位まで下げる必要があるため、出力
端子４の出力電位が闇値に達するまでに余分の時間ｔｄ
を必要とする。したがって、予め設定している期間内に
データを読み出す場合には誤ったデータを出力する虞れ
があるという問題がある。
本発明は斯かる問題に鑑み、メモリセルにおけるトラン
ジスタの非導通状態が継続している場合に、所定期間に
データを読み出しても誤ったデータを出力することがな
い半導体集積回路を提供することを目的とする。
ジスタの非導通状態が継続している場合に、所定期間に
データを読み出しても誤ったデータを出力することがな
い半導体集積回路を提供することを目的とする。
本発明に係る半導体集積回路は、センスアンプの入力端
子に、所定電位で動作するセンスアンプのディスチャー
ジ回路を設ける。
子に、所定電位で動作するセンスアンプのディスチャー
ジ回路を設ける。
メモリセルにおけるトランジスタの非導通状態が継続す
ると、センスアンプの入力端子の電位が上昇する。ディ
スチャージ回路はセンスアンプの入力端子の電位が所定
電位になると動作して、入力端子の電位を低下させる。
ると、センスアンプの入力端子の電位が上昇する。ディ
スチャージ回路はセンスアンプの入力端子の電位が所定
電位になると動作して、入力端子の電位を低下させる。
これによりセンスアンプの入力端子の電位は所定電位に
保持される。
保持される。
以下本発明をその実施例を示す図面により詳述する。第
１図は本発明に係る半導体集積回路の要部回路図である
。
１図は本発明に係る半導体集積回路の要部回路図である
。
電流型センスアンプ１はＮチャネル・デプレッション型
ＭＯＳトランジスタ３と、ＮチャネルＭＯＳトランジス
タ５と、インバータ７とからなり、トランジスタ３のソ
ースＳを電源２と接続し、そのドレインＤをトランジス
タ５のドレインＤと接続している。またトランジスタ３
のゲートＧをそのドレインＤと接続するとともに、その
接続点を出力端子４としている。トランジスタ５のソー
スＳはインバータ７の入力側と接続されており、インバ
ータ７の出力側はトランジスタ５のゲートＧと接続され
ている。トランジスタ５のソースＳとインパーク７の入
力側との接続点を入力端子６としている。前記入力端子
６はメモリセル１０におけるトランジスタ９のドレイン
Ｄと接続されており、そのソースＳは接地されていて、
そのゲートＧには制御信号Ｓｃが入力される。前記トラ
ンジスタ３は、トランジスタ５に比べて高インピーダン
スに選定されている。前記入力端子６は、トランジスタ
５及びメモリセル１０におけるトランジスタ９に比べて
より高インピーダンスに選定されているディスチャージ
回路８の入力端子８ａと接続されており、その接地端子
８ｂは接地されている。
ＭＯＳトランジスタ３と、ＮチャネルＭＯＳトランジス
タ５と、インバータ７とからなり、トランジスタ３のソ
ースＳを電源２と接続し、そのドレインＤをトランジス
タ５のドレインＤと接続している。またトランジスタ３
のゲートＧをそのドレインＤと接続するとともに、その
接続点を出力端子４としている。トランジスタ５のソー
スＳはインバータ７の入力側と接続されており、インバ
ータ７の出力側はトランジスタ５のゲートＧと接続され
ている。トランジスタ５のソースＳとインパーク７の入
力側との接続点を入力端子６としている。前記入力端子
６はメモリセル１０におけるトランジスタ９のドレイン
Ｄと接続されており、そのソースＳは接地されていて、
そのゲートＧには制御信号Ｓｃが入力される。前記トラ
ンジスタ３は、トランジスタ５に比べて高インピーダン
スに選定されている。前記入力端子６は、トランジスタ
５及びメモリセル１０におけるトランジスタ９に比べて
より高インピーダンスに選定されているディスチャージ
回路８の入力端子８ａと接続されており、その接地端子
８ｂは接地されている。
第２図、第３図及び第４図は夫々ディスチャージ回路８
の一例を示す回路図である。
の一例を示す回路図である。
第２図に示すディスチャージ回路８は、ＮチャネルＭＯ
Ｓ ）ランジスタ１２のソースＳと、ＮチャネルＭＯ
Ｓ トランジスタ１３のドレインＤとを接続した直列
回路からなっており、各トランジスタ１２．１３の各ゲ
ー）Ｇ、Ｇは、そのトランジスタ１２．１３のソースＳ
、Ｓと各別に接続されている。そしてトランジスタ１２
のドレインＤを入力端子８ａと、トランジスタ１３のソ
ースＳを接地端子８ｂと接続している。
Ｓ ）ランジスタ１２のソースＳと、ＮチャネルＭＯ
Ｓ トランジスタ１３のドレインＤとを接続した直列
回路からなっており、各トランジスタ１２．１３の各ゲ
ー）Ｇ、Ｇは、そのトランジスタ１２．１３のソースＳ
、Ｓと各別に接続されている。そしてトランジスタ１２
のドレインＤを入力端子８ａと、トランジスタ１３のソ
ースＳを接地端子８ｂと接続している。
第３図に示すディスチャージ回路８は、単一のＮチャネ
ルＭＯＳトランジスタ１４からなっており、そのゲート
ＧはドレインＤと接続しており、また入力端子８ａと接
続されている。そのソースＳは接地端子８ｂと接続され
ている。
ルＭＯＳトランジスタ１４からなっており、そのゲート
ＧはドレインＤと接続しており、また入力端子８ａと接
続されている。そのソースＳは接地端子８ｂと接続され
ている。
第４図に示すディスチャージ回路８は単一の高抵抗素子
１５からなっていて、その一端は入力端子８ａと、他端
は接地端子８ｂと接続されている。この高抵抗素子１５
は、例えばトランジスタ３及びトランジスタ５のリーク
電流を抑制し得る抵抗値に選定しである。
１５からなっていて、その一端は入力端子８ａと、他端
は接地端子８ｂと接続されている。この高抵抗素子１５
は、例えばトランジスタ３及びトランジスタ５のリーク
電流を抑制し得る抵抗値に選定しである。
次にこのように構成した半導体集積回路の動作を説明す
る。いまメモリセル１０におけるトランジスタ９が導通
状態の場合は、センスアンプ１の入力端子６はローレベ
ルとなり、それによりインバータ７の出力はハイレベル
になる。そしてトランジスタ５が導通状態になり、トラ
ンジスタ３及びトランジスタ５を通ってトランジスタ９
に電流が流れて出力端子４の出力はローレベルになる。
る。いまメモリセル１０におけるトランジスタ９が導通
状態の場合は、センスアンプ１の入力端子６はローレベ
ルとなり、それによりインバータ７の出力はハイレベル
になる。そしてトランジスタ５が導通状態になり、トラ
ンジスタ３及びトランジスタ５を通ってトランジスタ９
に電流が流れて出力端子４の出力はローレベルになる。
このときディスチャージ回路８も導通状態にあると、そ
れにトランジスタ３及びトランジスタ５を通った電流が
流れる。
れにトランジスタ３及びトランジスタ５を通った電流が
流れる。
ところで、第２図に示すディスチャージ回路８では、そ
の入力端子８ａ、つまりセンスアンプ１の入力端子６の
電位が、例えばトランジスタ１２の闇値電位の略２倍の
電位になったときに、ディスチャージ回路８は導通状態
になる。また第３図に示すディスチャージ回路８では入
力端子８ａの電位がトランジスタ１４の略閾値電位にな
るとディスチャージ回路８は導通状態になる。通常、入
力端子６の電位は、闇値電位が略等しいトランジスタ５
゜１２、１３．１４の闇値電位と、その闇値電位の２倍
の電位との闇値電位範囲内に設定されているので、第３
図のディスチャージ回路８の場合は、そのトランジスタ
１４に電流が流れる。第４図のディスチャージ回路８の
場合は単一の高抵抗素子１５で構成されているため、入
力端子８ａの電位が接地電位でない限り電流が流れる。
の入力端子８ａ、つまりセンスアンプ１の入力端子６の
電位が、例えばトランジスタ１２の闇値電位の略２倍の
電位になったときに、ディスチャージ回路８は導通状態
になる。また第３図に示すディスチャージ回路８では入
力端子８ａの電位がトランジスタ１４の略閾値電位にな
るとディスチャージ回路８は導通状態になる。通常、入
力端子６の電位は、闇値電位が略等しいトランジスタ５
゜１２、１３．１４の闇値電位と、その闇値電位の２倍
の電位との闇値電位範囲内に設定されているので、第３
図のディスチャージ回路８の場合は、そのトランジスタ
１４に電流が流れる。第４図のディスチャージ回路８の
場合は単一の高抵抗素子１５で構成されているため、入
力端子８ａの電位が接地電位でない限り電流が流れる。
そして前述したトランジスタ３及びディスチャージ回路
８が、トランジスタ５に比べて高インピーダンスに選定
されているので、ディスチャージ回路８が導通状態にあ
ると出力端子４の出力はローレベルになる。
８が、トランジスタ５に比べて高インピーダンスに選定
されているので、ディスチャージ回路８が導通状態にあ
ると出力端子４の出力はローレベルになる。
一方、トランジスタ９が非導通状態にある場合は、セン
スアンプ１の入力端子６がインバータ７の閾値電位まで
上昇すると、インバータ７の出力はローレベルになり、
トランジスタ５が非導通状態になり出力端子４の出力は
ハイレベルになる。
スアンプ１の入力端子６がインバータ７の閾値電位まで
上昇すると、インバータ７の出力はローレベルになり、
トランジスタ５が非導通状態になり出力端子４の出力は
ハイレベルになる。
この場合、第３図又は第４図に示すディスチャージ回路
８を用いていると、トランジスタ９は導通状態であるか
ら入力端子６の電位がディスチャージ回路ｌＯのトラン
ジスタ９の闇値電位になるまで電流が流れ続ける。しか
し乍ら、トランジスタ５は非導通状態にあるので、出力
端子４の出力は従来と同様にハイレベルになる。
８を用いていると、トランジスタ９は導通状態であるか
ら入力端子６の電位がディスチャージ回路ｌＯのトラン
ジスタ９の闇値電位になるまで電流が流れ続ける。しか
し乍ら、トランジスタ５は非導通状態にあるので、出力
端子４の出力は従来と同様にハイレベルになる。
トランジスタ３とトランジスタ５にリーク電流がある場
合、その電流値はディスチャージ回路８のトランジスタ
１２．１３又は１４の電流あるいは高抵抗素子１５の電
流よりも少ないので、入力端子６の電位がリーク電流に
より上昇しない。しかし、これは第３図及び第４図のデ
ィスチャージ回路８を用いた場合であり、第２図のディ
スチャージ回路８を用いた場合には、入力端子６の電位
がトランジスタ１２又は１３の閾値電位の略２倍以上に
なってディスチャージ動作を開始するため、入力端子６
の電位はリーク電流によりトランジスタ１２又は１３の
閾値電位の略２倍程度になるが、それ以上の電位上昇は
ディスチャージ回路８により入力端子６の電位上昇が抑
制される。そして入力端子６の電位は従来の半導体集積
回路におけるリーク電流により上昇する入力端子６の電
位と比べると大幅に低く、自己バイアス電位に比べると
僅かに高くなるが、入力端子６の電位上昇によって出力
端子４の電位が出力の闇値まで低下するまでに従来のよ
うに時間を要せず、所定期間内でデータを読み出しても
読み出しデータに誤りが生じることがない。
合、その電流値はディスチャージ回路８のトランジスタ
１２．１３又は１４の電流あるいは高抵抗素子１５の電
流よりも少ないので、入力端子６の電位がリーク電流に
より上昇しない。しかし、これは第３図及び第４図のデ
ィスチャージ回路８を用いた場合であり、第２図のディ
スチャージ回路８を用いた場合には、入力端子６の電位
がトランジスタ１２又は１３の閾値電位の略２倍以上に
なってディスチャージ動作を開始するため、入力端子６
の電位はリーク電流によりトランジスタ１２又は１３の
閾値電位の略２倍程度になるが、それ以上の電位上昇は
ディスチャージ回路８により入力端子６の電位上昇が抑
制される。そして入力端子６の電位は従来の半導体集積
回路におけるリーク電流により上昇する入力端子６の電
位と比べると大幅に低く、自己バイアス電位に比べると
僅かに高くなるが、入力端子６の電位上昇によって出力
端子４の電位が出力の闇値まで低下するまでに従来のよ
うに時間を要せず、所定期間内でデータを読み出しても
読み出しデータに誤りが生じることがない。
なお、本実施例におけるディスチャージ回路８は夫々が
一例であって、それらに限定するものではない。
一例であって、それらに限定するものではない。
以上詳述したように、本発明は、半導体集積回路に内蔵
されている電流型センスアンプの入力端子を、その所定
電位で動作するディスチャージ回路を介して接地したの
で、入力端子の電位を所定電位以上に上昇することがな
い。そのためセンスアンプの出力の電位が変化するまで
に時間を要せず、誤ったデータを出力する虞れがない等
、信頼性が高い半導体集積回路を提供できる優れた効果
を奏する。
されている電流型センスアンプの入力端子を、その所定
電位で動作するディスチャージ回路を介して接地したの
で、入力端子の電位を所定電位以上に上昇することがな
い。そのためセンスアンプの出力の電位が変化するまで
に時間を要せず、誤ったデータを出力する虞れがない等
、信頼性が高い半導体集積回路を提供できる優れた効果
を奏する。
第１図は本発明に係る半導体集積回路の要部回路図、第
２図、第３図及び第４図は夫々ディスチャージ回路の一
例を示す回路図、第５図は従来の半導体集積回路の回路
図、第６図はそのセンスアンプの各部電位のタイミング
チャートである。 １・・・電流型センスアンプ ３・・・Ｎチャネル・デ
プレッション型ＭＯ３）ランジスタ ５・・・Ｎチャネ
ルＭＯ５Ｉ−ランジスタ ７・・・インパーク ８・・
・ディスチャージ回路 ９・・・ＮチャネルＭＯＳトラ
ンジスタ ＩＯ・・・メモリセル １２．１３．１４・
・・ＮチャネルＭＯＳトランジスタ １５・・・高抵抗
素子 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄牛 ８：ディスチャージ回路 ２ 図 弔 図 １０：メモリセル 弔 ８：ディスチャージ回路 ３図 ８：ディスチャージ回路 弔 ４ 図 書（自発） １．事件の表示 特願昭 ２、発明の名称 半Ｗ体集積回路 ３、補正をする者 代表者 ４、代 （７３７５）弁理士大岩増雄１〈１ （連絡先０３（２１３）３４２１特許部）ゝ弔 図 ５、補正の対象 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の欄 ６、補正の内容 ６−１「特許請求の範囲」の欄 別紙のとおり ６−２「発明の詳細な説明」の欄 （１１明細書の第９頁１８行目に「トランジスタ９は」
とあるのを「ディスチャージ回路８は」と訂正する。 （２） 明細書の第９頁１９行目から２０行目に［デ
ィスチャージ回路１０のトランジスタ９の］とあるのを
「ディスチャージ回路８の」と訂正する。 ７、添付書類の目録 （１） 補正後の特許請求の範囲の全文を記載した書
面 １通補正後の特許請求の範囲
の全文を記載した書面２、特許請求の範囲 （１１半導体メモリを、その記憶内容を読み出すｍセン
スアンプの入力端子と接続してなる半導体集積回路にお
いて、 前記入力端子に、所定電位になった場合に動作するディ
スチャージ回路を接続してあることを特徴とする半導体
集積回路。
２図、第３図及び第４図は夫々ディスチャージ回路の一
例を示す回路図、第５図は従来の半導体集積回路の回路
図、第６図はそのセンスアンプの各部電位のタイミング
チャートである。 １・・・電流型センスアンプ ３・・・Ｎチャネル・デ
プレッション型ＭＯ３）ランジスタ ５・・・Ｎチャネ
ルＭＯ５Ｉ−ランジスタ ７・・・インパーク ８・・
・ディスチャージ回路 ９・・・ＮチャネルＭＯＳトラ
ンジスタ ＩＯ・・・メモリセル １２．１３．１４・
・・ＮチャネルＭＯＳトランジスタ １５・・・高抵抗
素子 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄牛 ８：ディスチャージ回路 ２ 図 弔 図 １０：メモリセル 弔 ８：ディスチャージ回路 ３図 ８：ディスチャージ回路 弔 ４ 図 書（自発） １．事件の表示 特願昭 ２、発明の名称 半Ｗ体集積回路 ３、補正をする者 代表者 ４、代 （７３７５）弁理士大岩増雄１〈１ （連絡先０３（２１３）３４２１特許部）ゝ弔 図 ５、補正の対象 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の欄 ６、補正の内容 ６−１「特許請求の範囲」の欄 別紙のとおり ６−２「発明の詳細な説明」の欄 （１１明細書の第９頁１８行目に「トランジスタ９は」
とあるのを「ディスチャージ回路８は」と訂正する。 （２） 明細書の第９頁１９行目から２０行目に［デ
ィスチャージ回路１０のトランジスタ９の］とあるのを
「ディスチャージ回路８の」と訂正する。 ７、添付書類の目録 （１） 補正後の特許請求の範囲の全文を記載した書
面 １通補正後の特許請求の範囲
の全文を記載した書面２、特許請求の範囲 （１１半導体メモリを、その記憶内容を読み出すｍセン
スアンプの入力端子と接続してなる半導体集積回路にお
いて、 前記入力端子に、所定電位になった場合に動作するディ
スチャージ回路を接続してあることを特徴とする半導体
集積回路。
Claims (1)
- （１）半導体メモリを、その記憶内容を読み出すセンス
アンプの入力端子と接続してなる半導体集積回路におい
て、 前記入力端子に、所定電位になった場合に 動作するディスチャージ回路を接続してあることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32706588A JP2504150B2 (ja) | 1988-12-24 | 1988-12-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32706588A JP2504150B2 (ja) | 1988-12-24 | 1988-12-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02172272A true JPH02172272A (ja) | 1990-07-03 |
| JP2504150B2 JP2504150B2 (ja) | 1996-06-05 |
Family
ID=18194906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32706588A Expired - Fee Related JP2504150B2 (ja) | 1988-12-24 | 1988-12-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504150B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005036819B4 (de) * | 2004-09-17 | 2015-01-22 | Denso Corporation | Leseverstärkerschaltung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029098A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 読出専用半導体記憶装置 |
-
1988
- 1988-12-24 JP JP32706588A patent/JP2504150B2/ja not_active Expired - Fee Related
Patent Citations (1)
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| JPH029098A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 読出専用半導体記憶装置 |
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| DE102005036819B4 (de) * | 2004-09-17 | 2015-01-22 | Denso Corporation | Leseverstärkerschaltung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504150B2 (ja) | 1996-06-05 |
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