JPH02174166A - 化合物半導体の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は化合物半導体の製造方法に関する。

さらに詳しくは、高速動作が可能な化合物半導体ＭＩＳ
型電界効果トランジスタ及びその製造方法に関する。

（ロ）従来の技術 シリコンに代わる半導体として注目を集めているガリウ
ムヒ素（ＧａＡｓ）やインジウムリン（ＩｎＰ）などの
化合物半導体を用いた素子は高速・高機能半導体装置及
びその集積回路の実用化が期待されている。Ｍ　Ｉ　Ｓ
　（ＭｅＬａｌ−Ｉ　ｎ５ｕｌａｔｏｒ−Ｓ　ｅｍｉｃ
ｏｎｄｕｃｔｏｒ）型電界効果トランジスタは、ショッ
トキー型（ＭＥＳ型）電界効果トランジスタに較べて駆
動能力が高いという長所があるが、この長所はエンハン
スメントモードのトランジスタにおいてより顕著になる
。

従来、この種のＭＩＳ型電界効果トランジスタの製造方
法としては、第２図に示す工程例によるものが一般的で
ある。すなわち、まず半絶縁性基板２１上にソース・ド
レイン部となるｎ型層２０を形成しく第２図（ａ）Ｌ次
いでチャンネル領域及びフィールド部のｎ型層を除去し
てソース部２７及びドレイン部２８を形成（第２図（ｂ
））　ｌ、た後、ゲート絶縁膜２２を堆積する。その後
リソグラフィによりゲート電極２３を形成しく第２図（
ｃ）Ｌ次いでソース部２７及びドレイン部２８直上のゲ
ート絶縁膜２２を除去してコンタクト７１ニールを形成
し、ソース電極２９及びドレイン電極３０を形成する（
第２図（ｄ））ことにより製造されている。

（ハ）発明が解決しようとする課題 エンハンスメントモードの電界効果トランジスタの製造
に際しては、ソース部及びドレイン部となる一対の１１
型半導体領域の間に、ゲート電極がこれらと整合（アラ
イン）しうるよう配置されなければならない。何故なら
ば一対のｎ型半導体領域とゲート電極との間に水平方向
の隙間があると、動作時においてもその直下のチャンネ
ル層が抵抗として働き動作速度を低下させることになり
、また一対のｎ型半導体領域とゲート電極との間に水平
方向の重なりが大きいと、そこに寄生容量が生じ、動作
速度が低下することとなるからである。

従って高速動作を達成するには、ソース部及びドレイン
部とゲート電極とを整合させることが必要である。しか
し、上述のような通常のマスクアライメントでは整合の
精度に限界があり、特にサブミクロンデバイスにおいて
は整合が非常に困難な状況にある。

シリコンプロセスで成功をみたイオン注入法による自己
整合（セルフアライメント）の試みらなされているが、
化合物半導体ではＶ族元素の蒸気圧が高いために、イオ
ン注入後のアニール等の熱処理による結晶性の回復が不
完全である等まだ技術的に問題がある。

この発明は、上記問題点に鑑みなされたものであり、自
己整合構造を有する化合物半導体電界効果トランジスタ
の製造方法を提供することにある。

（ニ）課題を解決するための手段 かくしてこの発明によれば、化合物半導体基板上の所定
領域に絶縁層を介してゲート電極を形成した後、上記基
板上に絶縁層を形成してゲート電極及び該電極形成基板
面を被覆し、次いで上記半導体基板のソース及びドレイ
ン領域形成予定域に対応する被覆絶縁層をエツチングに
より除去すると共に上記ゲート電極の側周に該絶縁層か
らなるサイドウオールを残存形成し、次いで該サイドウ
オール及び残存被覆絶縁層をマスクとして前記半導体基
板をエツチングすることによりソース及びドレイン領域
形成予定域に相当する該基板部を除去し、このエツチン
グ除去部にｎ型半導体層を選択的に形成してソース及び
ドレイン領域を形成することを特徴とする化合物半導体
の製造方法が提供される。

この発明における化合物半導体基板とは、少な（とも素
子領域形成部が化合物半導体からなる基板を意味する。

上記化合物半導体としてはＩｎＰ、ＧａＡｓ＋、インジ
ウムガリウムヒ素（Ｉ　ｎＣ；ａＡｓ）等当該分野で公
知のものがそのまま用いられる。

この発明におけるゲート電極を形成する材質としては、
後述するｎ型半導体薄層埋込み時の熱処理（例えば熱分
解（ＭＯＣＶＤ）法では約６００℃）に対づ°る耐熱性
の点から、モリブデン（ＭＯ）、ヂタン（’ｌ’ｉ）、
タンタル（’１．’　ａ　）、タングステン（Ｗ）など
の高融点金属又はそのソリサイド等を用いることができ
る。

この発明において、上記化合物半導体基板上へのゲート
電極の形成は、当該分野で公知の方法を用いて形成され
る。

この発明の被覆絶縁層のエツチングにおいては、ソース
及びドレイン領域形成予定域に対応する該絶縁層部分を
除去し、かつゲート電極側周にサイドウオールとして該
絶縁層を残存させることが可能な方法により行われる。

このようなエツチング方法としては、反応性イオンエツ
チングを異方性エツチングの条件下で行う等を挙げるこ
とができる。

この発明においてサイドウオールをマスクとして半導体
基板をエツチングするとは、サイドウオールを構成する
絶縁膜はエツチング°せず半導体基板のみをエツチング
することをいう。これはエツチング溶液（エッチャント
）を選択することにより述ｊ戊される。用いられるエッ
ヂヤントとしては例えば硫酸、硝酸、リン酸、臭化水素
等を挙げることができる。またこのときのエッヂング深
さは１０００〜５０００人か好ましく、３０００人程度
形成り好ましい。

この発明において上記エツチングによる半導体基板のエ
ツチング除去部には、ｎ型半導体薄層が選択的に形成さ
れ、ソース及びドレイン領域が形成される。上記ｎ型半
導体薄層としては、その薄層材料として上記基板と同じ
材料でら異なる材料でもよい。またその不純物としてシ
リコンまたは硫黄が用いられる。そしてその不純物濃度
としてはＩ　Ｘ　１０”　〜Ｉ　Ｘ　１０”ｃｍ−’が
好ましく、３×１ＯＩ８ＣＩ１１−３程度がより好まし
い。上記ｎ型半導体薄層を上記エツチング除去部に選択
的に形成する方法としては、有機金属を原料としたＭＯ
ＣＶＤ法等を挙げることができる。該方法によれば半導
体薄層は半導体基板上にはエピタキシャル成長するが、
絶縁膜上にはわずかにアモルファスまたは多結晶膜が堆
積するのみであり、これにより上記エツチング除去部に
選択的に成長させることが可能となる。

（ホ）作用 この発明によれば、化合物半導体基板」二のゲートｉｌ
ｌ極側周に形成した絶縁層からなるザイドウォール及び
上記基板上に残存形成された絶縁層をマスクにして、」
−記半導体基板をエツチングして所定領域を除去した後
、この除去部にｎ型半導体薄層を選択成長させて埋め込
むことにより、ゲート７ｔＨｊｉとｎ型半導体薄層から
なるソース及びドレイン領域とが自己整合的に形成され
る。

以下実施例によりこの発明の詳細な説明するか、これに
よりこの発明は限定されるものではない。

（へ）実施例 第１図（ａ）〜（ｇ）は、この発明の化合物半導体の製
造方法の一例の工程を説明する断面構成説明図である。

該図ではインジウムリン（ＩｎＰ）を基板とするＭＩＳ
型電界効果トランジスタ（ＭｉｓＦ　Ｅ　’ｌ’　）の
製造方法を例としている。

まず、半絶縁性基板（ＩｎＰ）１上にＥ　ＣＲＩ）　Ｃ
ＶＤ法でゲート絶縁膜２となる５ｉｆｔ膜Ｉ２を１００
０人堆積し、続いてスパッタ法でゲート電極３となるＭ
ｏ５ｉｔ薄膜１３を３０００人堆積し、さらにＰＣＶＤ
法で５ｉＯ１膜■４を１０００人堆積する（第１図（ａ
））。

次にフォトリソグラフィによりゲートとなる領域のＳ　
ｉＯ！膜４、Ｍｏ５ｉｔ膜３．５ｉｆｔ膜２のみを残し
て反応性エツチングにより除去する（第１図（ｂ））。

このときパターンが垂直になるように異方性エツチング
の条件で行う。次いで、基板全面にＰＣＶＤ法で、Ｓ　
ｉ　Ｏｚ＠　１５を１０００人堆積した（第１図（Ｃ）
）後、フィールド絶縁膜６となる部分を残して、このＳ
ｉｎ、膜１５を反応性イオンエツチングにより除去する
。このとき異方性エツチングの条件で行えば、絶縁膜１
５がエツチングされた時点でゲート電極３の側面にザイ
ドウォール５が形成される（第１図（ｄ））。またこの
ときゲート電極３上には、Ｓｉｎｇ膜４に相当する膜厚
の５ｉＯｙ＠が残っており、ゲート電極３は完全にＳｉ
Ｏ２膜によって囲まれている。

次に絶縁膜４、ザイ・ドウオール５及びフィールド絶縁
膜６をマスクにして［ｎＰ基板１を３０００人の深さま
でエツチングする（第１図（ｅ））。このとき後述する
選択成長がしやすいように、サイドエッチが少なく、エ
ツチング形状の滑らかな臭化水素系のエッヂヤントを用
いた。

次いでエツチング除去部１７．１８の自然酸化膜を除去
するために希塩酸で処理した後、ＭＯＣＶＤ法によりｎ
型１ｎＰ層を上記エツチング除去部１７．１８に選択的
にエピタキシャル成長さ什、ソース部７及びドレイン部
８を形成する（第１図（ｒ））。エピタキシャル成長時
に、ゲート電極３は５ｉｆｔ膜４、ザイドウオール５で
囲まれているためＭＯＣＶＤ装置を汚染することはない
。また、エピタキシャル成長時に、５ｉＯｚ膜４、ザイ
ドウＡ・−ル５、フィールド絶縁膜６上に数１０人厚の
アモルファス又は多結晶１ｎＰが堆積されるため、基板
全面を臭化水素系のエッヂヤントで軽くエツチングして
これを除去した。

最後にＡｕ／Ｎ　ｉ／ＡｕＧ　ｅを蒸着し、リフトオフ
法によりソース電極９及びドレイン電極ＩＯを形成した
後、水素雰囲気中、３００℃、３０分のアニールを施し
て［ｎＰ　ＭＩ　ＳＦＥ’Ｉ”を完成した。

」―述したごとくこの実施例では、ゲート７［極の側周
に形成されるザイドウオールをマスクにして基板をエツ
チングし、この領域にソース・ドレインを埋め込んで形
成したため、チャンネル部の抵抗並びにソース（ドレイ
ン）−ゲート間の容量が低パされトランジスタの高速動
作が可能となった。

（ト）発明の効果 この発明によれば、ゲート電極側面に形成したザイドウ
ォールをマスクとして半導体基板をエツチングし、この
エツチングされた領域にｎ型層を選択的にエピタキシャ
ル成長さＵることによりゲート電極とソース・ドレイン
とを自己整容的に形成できるため、ゲート電極とソース
・ドレインとの間に水平方向の隔たりや重なりがなくな
り、従って、チャンネル部の抵抗及びソース（ドレイン
）ゲート間の容量を低減することができる。その結果、
高速動作素子として有効なものとなり、産業上に多大に
寄与できるものとなる。

【図面の簡単な説明】

第１図は、この発明の化合物半導体の製造方法の一例を
断面概略図に、１；り説明４°る工程説明図、第２図は
、従来のＭＩＳＦＥＴの製造方法を断面概略図により説
明する工程説明図である。 １．２１・・・・・・半絶縁性１ｎＰ基板、２０・・・
・ｎ型１ｎＰ薄層、 ２、１２．２２・・・・・・Ｓｉｎ、膜（ゲート絶縁膜
）、３、１３−−・・・ＭｏＳ　ｉｔ　（ゲート電極）
、２３・・・・・・Ａｌ２（ゲート電極）　、４．１４
・・・・・・Ｓ　ｉＯ２膜、５・・・・・・５ｉｄｔ膜
（ザイドウォール）、６・・・・・・５ｉＯｚ膜（フィ
ールド絶縁膜）、１５・・・・・・５ｉｏｔ膜、　１７
．１８・・・・・・エツチング領域、７．２７−−ｎ型
１ｎＰ（ソース）、 ８．２８・・・・・・ｎ型１ｎＰ（ドレイン）、９、２
９−−・・・−Ａｕ／Ｎｉ／ＡｕＧｅ　（ソース電極）
、１０、３０−＝・Ａｕ／Ｎｉ／ＡｕＧｅ（ドレイン電
極）。 第　２　図

Claims (1)

【特許請求の範囲】
1. １、化合物半導体基板上の所定領域に絶縁層を介してゲ
   ート電極を形成した後、上記基板上に絶縁層を形成して
   ゲート電極及び該電極形成基板面を被覆し、次いで上記
   半導体基板のソース及びドレイン領域形成予定域に対応
   する被覆絶縁層をエツチングにより除去すると共に上記
   ゲート電極の側周に該絶縁層からなるサイドウォールを
   残存形成し、次いで該サイドウォール及び残存被覆絶縁
   層をマスクとして前記半導体基板をエッチングすること
   によりソース及びドレイン領域形成予定域に相当する該
   基板部を除去し、このエッチング除去部にｎ型半導体層
   を選択的に形成してソース及びドレイン領域を形成する
   ことを特徴とする化合物半導体の製造方法。