JPH0229991A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0229991A JPH0229991A JP63179711A JP17971188A JPH0229991A JP H0229991 A JPH0229991 A JP H0229991A JP 63179711 A JP63179711 A JP 63179711A JP 17971188 A JP17971188 A JP 17971188A JP H0229991 A JPH0229991 A JP H0229991A
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- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体集積回路に係り、特にクロック同期
式ＬＳＩに関するものである。
式ＬＳＩに関するものである。
（従来の技術）
クロック同期式ＬＳＩのクロック供給方法について「超
ＬＳＩ設計」 （渡辺 誠著、昭和５８年９月１０日発
行、企画センター）をもとにして述べると、最近のＶＬ
ＳＩシステムには何等かの帰還ループを持つ順序回路を
含んでおり、その順序回路では過去の回路状態と新しい
入力の印加により次の回路状態を決定していく。この順
序回路には、大別するとクロックと同期式のものと非同
期式のものとがあり、同期式のものでは入力および帰還
ループにクロックで同期をとったラッチが設けである。
ＬＳＩ設計」 （渡辺 誠著、昭和５８年９月１０日発
行、企画センター）をもとにして述べると、最近のＶＬ
ＳＩシステムには何等かの帰還ループを持つ順序回路を
含んでおり、その順序回路では過去の回路状態と新しい
入力の印加により次の回路状態を決定していく。この順
序回路には、大別するとクロックと同期式のものと非同
期式のものとがあり、同期式のものでは入力および帰還
ループにクロックで同期をとったラッチが設けである。
一般に順序回路ではレース、ハザードなどが起こりやす
いが、クロック同期式ＬＳＩではクロック信号により人
力信号のタイミングを確定できるので上記のような問題
は回避できる。このクロック同期式ＬＳＩの一例の概略
構成を第６図に、そのタイミング図を第７図に示す。第
６図において、φはクロック信号、１１１〜１１６は前
記クロック信号φで同期をとワた記憶素子、１２１．１
２２は組合せ回路、１３１〜１３６は前記記憶素子１１
１〜１１６への入力信号線である。
いが、クロック同期式ＬＳＩではクロック信号により人
力信号のタイミングを確定できるので上記のような問題
は回避できる。このクロック同期式ＬＳＩの一例の概略
構成を第６図に、そのタイミング図を第７図に示す。第
６図において、φはクロック信号、１１１〜１１６は前
記クロック信号φで同期をとワた記憶素子、１２１．１
２２は組合せ回路、１３１〜１３６は前記記憶素子１１
１〜１１６への入力信号線である。
第６図について動作を説明すると、組合せ回路１２１と
組合せ回路１２２の各前段には、クロック信号φで同期
をとった記憶素子１１１〜１１６が挿入されている。組
合せ回路１２１への入力信号線１３１と１３２は第７図
におけるタイミング１のクロック信号φが“１”になる
以前に値が確定しており、クロック信号φが第７図にお
けるタイミング１になると、記憶素子１１１と記憶素子
１１２にそれぞれ入力信号線１３１と１３２の値が入力
される。ここで、組合せ回路１２１および組合せ回路１
２２の最小遅延をクロック信号φのパルス幅より長く、
最大遅延をクロック信号φの周期より短く回路設計して
いる。これにより、入力信号線１３１と１３２によって
入力された信号は、組合せ回路１２１内を通り、第７図
におけるタイミング２でクロック信号φが“１″になる
以前に入力信号線１３３に出力され、入力信号線１３４
にはタイミング１で組合せ回路１２２から入力信号線１
３６を通して記憶素子１１６に取り込まれていた値が出
力され、タイミング２で共に組合せ回路１２２に入力さ
れる。また、同時にタイミング２の時、入力信号線１３
１と１３２からは上に述べたのと同様にして、記憶素子
１１１と記憶素子１１２に入力信号線１３１と１３２か
ら新たに信号が取り込まれている。第７図におけるタイ
ミング３では組合せ回路１２１からの出力が記憶素子１
１３へ、組合せ回路１２２からの出力が記憶素子１１５
および記憶素子１１６へ入力され、同様にして次段へと
信号が流れていく。 次に上記の考え方をもとにして作
られたＬＳＩ各部へのクロック供給方法について第８図
および第９図に示す。ただし、第８図には記憶素子とし
てエツジトリガのものを採用し１相りロック信号φを使
用したＬＳ Ｉ、第９図には記憶素子としてレベルセン
シティブのものを採用し非重複の２相りロック信号φえ
およびφ６を使用したＬＳＩを示しである。これらの図
において、１はクロック信号生成部、３ａおよび３ｂは
前記クロック生成部１の最終段の２段のクロックドライ
バ、５ａ、５ｂ、５１ａ、５１ｂ、５２ａ、５２ｂは記
憶素子、６は組合せ回路、７は前記記憶素子５ｂまた＆
；１５１ｂ、５２ｂヘクロツタ信号φを送るかどうかを
制御する制御信号、８０は前記記憶素子５ｂ、５１ｂ、
５２ｂへクロック信号φを送る制御回路、９は前記記憶
素子５ｂ、５１ｂ、５２ｂへの入力信号線、２０４は前
記記憶素子５ａまたは５１ａヘクロツタ信号φを人力す
るためのクロック信号線、２０５は前記制御回路８０を
通った後のクロック信号線である。
組合せ回路１２２の各前段には、クロック信号φで同期
をとった記憶素子１１１〜１１６が挿入されている。組
合せ回路１２１への入力信号線１３１と１３２は第７図
におけるタイミング１のクロック信号φが“１”になる
以前に値が確定しており、クロック信号φが第７図にお
けるタイミング１になると、記憶素子１１１と記憶素子
１１２にそれぞれ入力信号線１３１と１３２の値が入力
される。ここで、組合せ回路１２１および組合せ回路１
２２の最小遅延をクロック信号φのパルス幅より長く、
最大遅延をクロック信号φの周期より短く回路設計して
いる。これにより、入力信号線１３１と１３２によって
入力された信号は、組合せ回路１２１内を通り、第７図
におけるタイミング２でクロック信号φが“１″になる
以前に入力信号線１３３に出力され、入力信号線１３４
にはタイミング１で組合せ回路１２２から入力信号線１
３６を通して記憶素子１１６に取り込まれていた値が出
力され、タイミング２で共に組合せ回路１２２に入力さ
れる。また、同時にタイミング２の時、入力信号線１３
１と１３２からは上に述べたのと同様にして、記憶素子
１１１と記憶素子１１２に入力信号線１３１と１３２か
ら新たに信号が取り込まれている。第７図におけるタイ
ミング３では組合せ回路１２１からの出力が記憶素子１
１３へ、組合せ回路１２２からの出力が記憶素子１１５
および記憶素子１１６へ入力され、同様にして次段へと
信号が流れていく。 次に上記の考え方をもとにして作
られたＬＳＩ各部へのクロック供給方法について第８図
および第９図に示す。ただし、第８図には記憶素子とし
てエツジトリガのものを採用し１相りロック信号φを使
用したＬＳ Ｉ、第９図には記憶素子としてレベルセン
シティブのものを採用し非重複の２相りロック信号φえ
およびφ６を使用したＬＳＩを示しである。これらの図
において、１はクロック信号生成部、３ａおよび３ｂは
前記クロック生成部１の最終段の２段のクロックドライ
バ、５ａ、５ｂ、５１ａ、５１ｂ、５２ａ、５２ｂは記
憶素子、６は組合せ回路、７は前記記憶素子５ｂまた＆
；１５１ｂ、５２ｂヘクロツタ信号φを送るかどうかを
制御する制御信号、８０は前記記憶素子５ｂ、５１ｂ、
５２ｂへクロック信号φを送る制御回路、９は前記記憶
素子５ｂ、５１ｂ、５２ｂへの入力信号線、２０４は前
記記憶素子５ａまたは５１ａヘクロツタ信号φを人力す
るためのクロック信号線、２０５は前記制御回路８０を
通った後のクロック信号線である。
クロック信号生成部１で作られたクロック信号φは、Ｌ
ＳＩの細部にわたる記憶素子５ａ、５ｂ、５１ａ、５１
ｂ、５２ａ、５２ｂにクロック信号φを供給するための
クロック信号生成部１の最終段の駆動能力の大きな２段
のクロックドライバ３ａ、３ｂを通った後、各記憶素子
５ａ、５ｂまたは５１ａ、５１ｂ、５２ａ、５２ｂへ入
力されていた。その際、制御信号７により記憶素子５ｂ
または５１ｂ、５２ｂへクロック信号φの入力を制御す
る場合には、制御信号７とクロック信号φとを制御回路
８０で論理積をとることにより制御していた。
ＳＩの細部にわたる記憶素子５ａ、５ｂ、５１ａ、５１
ｂ、５２ａ、５２ｂにクロック信号φを供給するための
クロック信号生成部１の最終段の駆動能力の大きな２段
のクロックドライバ３ａ、３ｂを通った後、各記憶素子
５ａ、５ｂまたは５１ａ、５１ｂ、５２ａ、５２ｂへ入
力されていた。その際、制御信号７により記憶素子５ｂ
または５１ｂ、５２ｂへクロック信号φの入力を制御す
る場合には、制御信号７とクロック信号φとを制御回路
８０で論理積をとることにより制御していた。
以上のような構成では、組合せ回路６への入力データは
同時にくることが望ましいが、各入力信号のタイミング
がずれればずれるほど１クロツク前の入力データと現サ
イクルの入力データとが混在し、組合せ回路６の出力の
確定が遅くなる。そのうえ、クロック信号生成部１より
生成されたクロック信号φは、駆動能力の大きなりロッ
クトライバ３ａ、３ｂによりＬＳＩの細部の各記憶素子
５ａ、５ｂまたは５１ａ、５１ｂ、５２ａ、５２ｂへ送
られるため、クロック信号線２０４．２０５にかかる負
荷が大きく、記憶素子５ａ、５ｂまたは５１ａ、５１ｂ
、５２ａ、５２ｂのうちの物理的レイアウトの離れたも
のの間のクロック信号φのスキュはより大きくなる。ま
た、制御信号７により制御されない記憶素子５ａまたは
５１ａ。
同時にくることが望ましいが、各入力信号のタイミング
がずれればずれるほど１クロツク前の入力データと現サ
イクルの入力データとが混在し、組合せ回路６の出力の
確定が遅くなる。そのうえ、クロック信号生成部１より
生成されたクロック信号φは、駆動能力の大きなりロッ
クトライバ３ａ、３ｂによりＬＳＩの細部の各記憶素子
５ａ、５ｂまたは５１ａ、５１ｂ、５２ａ、５２ｂへ送
られるため、クロック信号線２０４．２０５にかかる負
荷が大きく、記憶素子５ａ、５ｂまたは５１ａ、５１ｂ
、５２ａ、５２ｂのうちの物理的レイアウトの離れたも
のの間のクロック信号φのスキュはより大きくなる。ま
た、制御信号７により制御されない記憶素子５ａまたは
５１ａ。
５２ａでは、インバータゲート（クロックドライバ３ａ
、３ｂ）２段のみを介してクロック信号φが入力される
が、制御信号７によりクロック信号φの入力が制限され
る記憶素子５ｂまたは５１ｂ、５２ｂではインバータゲ
ート（クロックドライバ３ａ、３ｂ）２段とＮＡＮＤゲ
ートとインバータゲートの計トランジスタ５段を介さな
いとクロック信号φを入力できないため、制御回路８０
を通った後記憶素子５ｂまたは５１ｂ、５２ｂに入力さ
れる場合と、制御回路８０を通らず直接記憶素子５ａま
たは５１ａ、５２ａへ入力される場合とでは、ゲート数
の差による分だけ入力されるクロック信号φ間にスキュ
が生じ、組合せ回路６への人力信号のタイミングにざら
にず゛れが生じるといった問題があった。
、３ｂ）２段のみを介してクロック信号φが入力される
が、制御信号７によりクロック信号φの入力が制限され
る記憶素子５ｂまたは５１ｂ、５２ｂではインバータゲ
ート（クロックドライバ３ａ、３ｂ）２段とＮＡＮＤゲ
ートとインバータゲートの計トランジスタ５段を介さな
いとクロック信号φを入力できないため、制御回路８０
を通った後記憶素子５ｂまたは５１ｂ、５２ｂに入力さ
れる場合と、制御回路８０を通らず直接記憶素子５ａま
たは５１ａ、５２ａへ入力される場合とでは、ゲート数
の差による分だけ入力されるクロック信号φ間にスキュ
が生じ、組合せ回路６への人力信号のタイミングにざら
にず゛れが生じるといった問題があった。
この発明は、かかる課題を解決するためになされたもの
で、各記憶素子に入力されるクロック信号間のスキュを
減少でき、組合せ回路の出力をいち早く確定できる半導
体集積回路を得ることを目的とする。
で、各記憶素子に入力されるクロック信号間のスキュを
減少でき、組合せ回路の出力をいち早く確定できる半導
体集積回路を得ることを目的とする。
この発明にかかる半導体集積回路は、記憶素子を物理的
レイアウトにおける近傍の記憶素子毎または論理的結合
度の高い記憶素毎に小ブロックに分割し、この小ブロッ
ク毎にバッファ回路を設けるとともにクロックドライバ
の段数を減少させたものである。
レイアウトにおける近傍の記憶素子毎または論理的結合
度の高い記憶素毎に小ブロックに分割し、この小ブロッ
ク毎にバッファ回路を設けるとともにクロックドライバ
の段数を減少させたものである。
この発明においては、各小ブロック毎に設けるバッファ
回路の能力が、記憶素子を小ブロックに分割しない場合
に比べて小さくてすむため、バッファ回路によるクロッ
ク信号の遅延が少なくなる。
回路の能力が、記憶素子を小ブロックに分割しない場合
に比べて小さくてすむため、バッファ回路によるクロッ
ク信号の遅延が少なくなる。
また、特に制御信号により一部の小ブロックの記憶素子
にクロック信号を供給するかしないかの制御を行うよう
な場合に、バッファ回路の前段にトランスミッションゲ
ートを設けても、トランスミッションゲートの分だけ伝
搬遅延が生じるだけである。
にクロック信号を供給するかしないかの制御を行うよう
な場合に、バッファ回路の前段にトランスミッションゲ
ートを設けても、トランスミッションゲートの分だけ伝
搬遅延が生じるだけである。
（実施例）
第１図はこの発明の半導体集積回路の一実施例を示す構
成図である。この図において、１はクロック信号生成部
、２はＬＳＩを分割した小ブロック、３はクロックドラ
イバ、４は反転バッファ回路、５ａ、５ｂはエツジトリ
ガの記憶素子、６は組合せ回路、７は制御信号、８は反
転クロック信号φを前記小ブロック２へ入力するための
Ｐ型Ｎ型トランスミッションゲート、９は前記記憶素子
５ａ、５ｂへの入力信号線、２０１は前記小ブロック２
内で前記反転バッファ回路４を介した後のクロック信号
線、２０２は前記トランスミッションゲート８と前記反
転バッファ回路４とを介した後のクロック信号線、２０
３は前記クロック生成部１より生成された前記クロック
信号φを前記クロックドライバ３を通した後のクロック
信号線である。
成図である。この図において、１はクロック信号生成部
、２はＬＳＩを分割した小ブロック、３はクロックドラ
イバ、４は反転バッファ回路、５ａ、５ｂはエツジトリ
ガの記憶素子、６は組合せ回路、７は制御信号、８は反
転クロック信号φを前記小ブロック２へ入力するための
Ｐ型Ｎ型トランスミッションゲート、９は前記記憶素子
５ａ、５ｂへの入力信号線、２０１は前記小ブロック２
内で前記反転バッファ回路４を介した後のクロック信号
線、２０２は前記トランスミッションゲート８と前記反
転バッファ回路４とを介した後のクロック信号線、２０
３は前記クロック生成部１より生成された前記クロック
信号φを前記クロックドライバ３を通した後のクロック
信号線である。
次に、第１図をもとにこの発明のクロック供給回路につ
いて説明する。
いて説明する。
この発明では、物理的レイアウトにおいて近傍の記憶素
子５ａまたは５ｂ毎や物理的結合度の高い記憶素子５ａ
または５ｂ毎に小ブロック２を形成している。この小ブ
ロック２は、例えばゲート数が１００ゲート程度とそれ
ほど大きなブロックとはしない。クロック信号生成部１
で生成されたクロック信号φは、クロック信号生成部１
の最終段のクロックドライバ３を通り、反転クロック信
号φとして各小ブロック２へ供給され、各小ブロック２
では反転バッファ回路４を通ったのち各記憶素子５ａ、
５ｂへクロック信号φが入力される。もしこの小ブロッ
ク２のゲート数が多くなると、この小ブロック２の初段
の反転バッファ回路４が大きくなるため、この反転バッ
ファ回路４による遅延が無視できなくなり、小ブロック
２間のクロックにスキュが生してしまう。また、制御信
号７によりクロック信号φの入力を制御するために、反
転バッファ回路４の前にＰ型Ｎ型トランスミッシミンゲ
ート８を設けて、クロック信号φの入力を禁止している
。すなわち、同じ小ブロック２内の記憶素子５ａまたは
５ｂでは同じ反転バッファ回路４から出力されたクロッ
ク信号φが入力されるので、この小ブロック２内のクロ
ック間のスキュは小さく、はぼ同時に記憶素子５ａまた
は５ｂより組合わせ回路６への入力データが得られる。
子５ａまたは５ｂ毎や物理的結合度の高い記憶素子５ａ
または５ｂ毎に小ブロック２を形成している。この小ブ
ロック２は、例えばゲート数が１００ゲート程度とそれ
ほど大きなブロックとはしない。クロック信号生成部１
で生成されたクロック信号φは、クロック信号生成部１
の最終段のクロックドライバ３を通り、反転クロック信
号φとして各小ブロック２へ供給され、各小ブロック２
では反転バッファ回路４を通ったのち各記憶素子５ａ、
５ｂへクロック信号φが入力される。もしこの小ブロッ
ク２のゲート数が多くなると、この小ブロック２の初段
の反転バッファ回路４が大きくなるため、この反転バッ
ファ回路４による遅延が無視できなくなり、小ブロック
２間のクロックにスキュが生してしまう。また、制御信
号７によりクロック信号φの入力を制御するために、反
転バッファ回路４の前にＰ型Ｎ型トランスミッシミンゲ
ート８を設けて、クロック信号φの入力を禁止している
。すなわち、同じ小ブロック２内の記憶素子５ａまたは
５ｂでは同じ反転バッファ回路４から出力されたクロッ
ク信号φが入力されるので、この小ブロック２内のクロ
ック間のスキュは小さく、はぼ同時に記憶素子５ａまた
は５ｂより組合わせ回路６への入力データが得られる。
また、異なる小ブロック２間についても制御信号７によ
り制御されない小ブロック２でインバータゲート（反転
バッファ回路４）１段、制御信号７によりクロック信号
φの入力を制限する小ブロック２でトランスミッション
ゲート８とインバータゲート（反転バッファ回路４）の
２段を介するだけでクロック信号φが得られるため、制
御信号７で制御されるクロック信号φと制御信号７で制
御されないクロック信号φ間の遅延をゲート１段分の遅
延に抑えることができ、クロック信号φの記憶素子５ａ
または５ｂへの人力のスキュを最小にできる。
り制御されない小ブロック２でインバータゲート（反転
バッファ回路４）１段、制御信号７によりクロック信号
φの入力を制限する小ブロック２でトランスミッション
ゲート８とインバータゲート（反転バッファ回路４）の
２段を介するだけでクロック信号φが得られるため、制
御信号７で制御されるクロック信号φと制御信号７で制
御されないクロック信号φ間の遅延をゲート１段分の遅
延に抑えることができ、クロック信号φの記憶素子５ａ
または５ｂへの人力のスキュを最小にできる。
第２図はこの異なる小ブロック２間のクロック信号φの
スキュを示すシミュレーション結果の概略図で、Ｔ１は
従来のクロック生成部１で生成されたクロック信号φと
、クロック生成部１から２段のクロックドライバ３ａお
よび３ｂを介して出力された信号線２０４におけるクロ
ック信号φ間の遅延、Ｔ２はこの発明のクロック生成部
１で生成されたクロック信号φと、クロック生成部１か
ら１段のクロックドライバ３を介して出力された信号線
２０３における反転クロック信号φ２０３間の遅延、Ｔ
３は従来の制御信号７で制御された信号線２０５におけ
るクロック信号φと制御されないで直接記憶素子５ａま
たは５１ａ、５２ａへ人力された信号線２０４における
クロック信号φ間の遅延、Ｔ４はこの発明のクロック信
号生成部１から１段のクロックドライバ３を介して出力
された信号線２０３における反転クロック信号φと、反
転バッファ回路４を介した信号線２０１におけるクロッ
ク信号φ間の遅延、Ｔ、はこの発明の反転バッファ回路
４のみを介した信号線２０１におけるクロック信号φと
トランスミッションゲート８および反転バッファ回路４
を介した信号線２０２におけるクロック信号φ間の遅延
である。
スキュを示すシミュレーション結果の概略図で、Ｔ１は
従来のクロック生成部１で生成されたクロック信号φと
、クロック生成部１から２段のクロックドライバ３ａお
よび３ｂを介して出力された信号線２０４におけるクロ
ック信号φ間の遅延、Ｔ２はこの発明のクロック生成部
１で生成されたクロック信号φと、クロック生成部１か
ら１段のクロックドライバ３を介して出力された信号線
２０３における反転クロック信号φ２０３間の遅延、Ｔ
３は従来の制御信号７で制御された信号線２０５におけ
るクロック信号φと制御されないで直接記憶素子５ａま
たは５１ａ、５２ａへ人力された信号線２０４における
クロック信号φ間の遅延、Ｔ４はこの発明のクロック信
号生成部１から１段のクロックドライバ３を介して出力
された信号線２０３における反転クロック信号φと、反
転バッファ回路４を介した信号線２０１におけるクロッ
ク信号φ間の遅延、Ｔ、はこの発明の反転バッファ回路
４のみを介した信号線２０１におけるクロック信号φと
トランスミッションゲート８および反転バッファ回路４
を介した信号線２０２におけるクロック信号φ間の遅延
である。
次に、第１図の変形例として、クロック信号φと反転ク
ロック信号φにより記憶が可能となる記憶素子を用いた
クロック供給回路の例を第３図に示す、この図において
、５Ｑａ、５０ｂがクロック信号φと反転クロック信号
φによるエツジトリガの記憶素子である。
ロック信号φにより記憶が可能となる記憶素子を用いた
クロック供給回路の例を第３図に示す、この図において
、５Ｑａ、５０ｂがクロック信号φと反転クロック信号
φによるエツジトリガの記憶素子である。
この実施例も、クロック信号生成部１内においてクロッ
ク信号φと反転クロック信号子を生成し、それぞれを最
終段のクロックドライバ３に通し各小ブロック２に供給
する点以外は第１図のものと同様である。
ク信号φと反転クロック信号子を生成し、それぞれを最
終段のクロックドライバ３に通し各小ブロック２に供給
する点以外は第１図のものと同様である。
次に、他の実施例として第４図にレベルセンシティブの
記憶素子を用いた２相りロック供給回路を示す。この図
において、第１図と同一符号は同一または相当のものを
示し、１ｏは非重複の２相のクロック信号φ６．φＢを
生成するクロック信号生成部、２０は前記クロック信号
φ、が供給される小ブロック、２１はクロック信号φ８
が供給される小ブロック、５１ａ、５１ｂおよび５２ａ
、５２ｂはレベルセンシティブの記憶素子である。ここ
で、クロック信号生成部１０より生成されたクロック信
号φ６およびクロック信号φ８は非重複の２相クロツク
で、クロック信号φ、が“１”の期間クロック信号φ１
は“０”である。
記憶素子を用いた２相りロック供給回路を示す。この図
において、第１図と同一符号は同一または相当のものを
示し、１ｏは非重複の２相のクロック信号φ６．φＢを
生成するクロック信号生成部、２０は前記クロック信号
φ、が供給される小ブロック、２１はクロック信号φ８
が供給される小ブロック、５１ａ、５１ｂおよび５２ａ
、５２ｂはレベルセンシティブの記憶素子である。ここ
で、クロック信号生成部１０より生成されたクロック信
号φ６およびクロック信号φ８は非重複の２相クロツク
で、クロック信号φ、が“１”の期間クロック信号φ１
は“０”である。
いま、クロック信号φ８が“′１”であれば、小ブロッ
ク２０内の入力信号線９によりレベルセンシティブの記
憶素子５１ａに人力データが入力される。そして、クロ
ック信号φ＾が“０”になるとクロック信号φ８が“１
”となり、入力信号線９からの入力データが小ブロック
２１内の記憶素子５２ａへ入力される。なお、この入力
データを小ブロック２０からの出力信号とすることも可
能である。これは非重複の２相クロツクを用いているた
めであり、クロック信号φ、が“１”の期間とクロック
信号φ３が“１”の期間とが重ならないので記憶素子５
１ａおよび５２ａが同時に記憶可能状態にならず、デー
タ信号のつき抜けが起こらないからである。
ク２０内の入力信号線９によりレベルセンシティブの記
憶素子５１ａに人力データが入力される。そして、クロ
ック信号φ＾が“０”になるとクロック信号φ８が“１
”となり、入力信号線９からの入力データが小ブロック
２１内の記憶素子５２ａへ入力される。なお、この入力
データを小ブロック２０からの出力信号とすることも可
能である。これは非重複の２相クロツクを用いているた
めであり、クロック信号φ、が“１”の期間とクロック
信号φ３が“１”の期間とが重ならないので記憶素子５
１ａおよび５２ａが同時に記憶可能状態にならず、デー
タ信号のつき抜けが起こらないからである。
すなわち、クロック信号生成部１０で生成されたクロッ
ク信号φ６およびクロック信号φＢは、それぞれ最終段
のクロックドライバ３を通り反転クロック信号φ、およ
び反転クロック信号φ８として小ブロック２０および小
ブロック２１へ入力され、各小ブロック２０および小ブ
ロック２１では、初段に設けられた反転バッファ回路４
を介した後各記憶素子５１ａ、５１ｂ、５２，５２ｂへ
入力される。また、ここでは制御信号７によりクロック
信号φ、およびクロック信号φ８の記憶素子５１ｂ、５
２ｂへの入力を制御するために、反転バッファ回路４の
前にＰ型Ｎ型トランスミッションゲート８を設けてクロ
ック信号φ、およびクロック信号φ８の小ブロック２０
および小ブロック２１内への入力を制御している。
ク信号φ６およびクロック信号φＢは、それぞれ最終段
のクロックドライバ３を通り反転クロック信号φ、およ
び反転クロック信号φ８として小ブロック２０および小
ブロック２１へ入力され、各小ブロック２０および小ブ
ロック２１では、初段に設けられた反転バッファ回路４
を介した後各記憶素子５１ａ、５１ｂ、５２，５２ｂへ
入力される。また、ここでは制御信号７によりクロック
信号φ、およびクロック信号φ８の記憶素子５１ｂ、５
２ｂへの入力を制御するために、反転バッファ回路４の
前にＰ型Ｎ型トランスミッションゲート８を設けてクロ
ック信号φ、およびクロック信号φ８の小ブロック２０
および小ブロック２１内への入力を制御している。
次に、第４図の変形例としてクロック信号φと反転クロ
ック信号φとにより記憶が可能な記憶素子を用いた例を
第５図に示す。この図において、第４図と同一符号は同
一または相当のものを示し、５３ａ、５３ｂおよび５４
ａ、５４ｂはクロック信号φいと反転クロック信号φ６
およびクロック信号φ８と反転クロック信号φＢにより
記憶が可能な記憶素子である。
ック信号φとにより記憶が可能な記憶素子を用いた例を
第５図に示す。この図において、第４図と同一符号は同
一または相当のものを示し、５３ａ、５３ｂおよび５４
ａ、５４ｂはクロック信号φいと反転クロック信号φ６
およびクロック信号φ８と反転クロック信号φＢにより
記憶が可能な記憶素子である。
この実施例もクロック信号生成部１０内においてクロッ
ク信号φ＾、クロック信号φ３１反転りロック信号φ、
および反転クロック信号φａを生成し、それぞれを最終
段のクロックドライバ３に通し、各小ブロック２０およ
び２１に供給する点以外は第４図と同様である。
ク信号φ＾、クロック信号φ３１反転りロック信号φ、
および反転クロック信号φａを生成し、それぞれを最終
段のクロックドライバ３に通し、各小ブロック２０およ
び２１に供給する点以外は第４図と同様である。
この発明は以上説明したとおり、記憶素子を物理的レイ
アウトにおける近傍の記憶素子毎または論理的結合度の
高い記憶製毎に小ブロックに分割し、この小ブロック毎
にバッファ回路を設けるとともにクロックドライバの段
数を減少させたので、制御信号により制御されるクロッ
ク信号を使用する記憶素子も、制御信号により制御され
ないクロック信号を使用する記憶素子も、各記憶素子間
のクロック信号のスキュが減少するため、各記憶素子か
らの出力信号を入力とする組合せ回路等への入力信号を
いち早く得ることができるという効果がある。また、小
ブロックごとにクロック信号をドライブするバッファ回
路が設けられるので、クロック生成部からのクロック信
号のファンアウトが減少し、クロック生成部の出力をド
ライブするクロックドライバのサイズがそれほど大きく
なくてよくなるうえ、各小ブロックの初段のバッファ回
路もドライブしなければいけないゲート数が限られるた
め、大きなドライブ能力を必要としない。そのため、ク
ロック配線上に付随する負荷が少なくなるとともに、ク
ロック配線上に分散されるためクロック配線間のスキュ
ーも減少でき、各小ブロック間の出力信号のスキューも
減少できるという効果がある。
アウトにおける近傍の記憶素子毎または論理的結合度の
高い記憶製毎に小ブロックに分割し、この小ブロック毎
にバッファ回路を設けるとともにクロックドライバの段
数を減少させたので、制御信号により制御されるクロッ
ク信号を使用する記憶素子も、制御信号により制御され
ないクロック信号を使用する記憶素子も、各記憶素子間
のクロック信号のスキュが減少するため、各記憶素子か
らの出力信号を入力とする組合せ回路等への入力信号を
いち早く得ることができるという効果がある。また、小
ブロックごとにクロック信号をドライブするバッファ回
路が設けられるので、クロック生成部からのクロック信
号のファンアウトが減少し、クロック生成部の出力をド
ライブするクロックドライバのサイズがそれほど大きく
なくてよくなるうえ、各小ブロックの初段のバッファ回
路もドライブしなければいけないゲート数が限られるた
め、大きなドライブ能力を必要としない。そのため、ク
ロック配線上に付随する負荷が少なくなるとともに、ク
ロック配線上に分散されるためクロック配線間のスキュ
ーも減少でき、各小ブロック間の出力信号のスキューも
減少できるという効果がある。
第１図はこの発明の半導体集積回路の一実施例を示す構
成図、第２図はこの発明の効果を示す概略構成図、第３
図、第４図、第５図はこの発明の他の実施例を示す構成
図、第６図はクロック同期式ＬＳＩの概略構成図、第７
図は、第６図のＬＳＩの動作を説明するためのタイミン
グ図、第８図、第９図は従来のクロック同期式ＬＳＩに
おけるクロック供給を説明するための構成図である。 この図において、１．１０はクロック信号生成部、２．
２０．２１は小ブロック、３はクロックドライバ、４は
反転バッファ回路、５ａ、５ｂ。 ５０ａ、５０ｂ、５１ａ、５１ｂ、５２ａ、５２ｂ、５
３ａ、５３ｂ、５４ａ、５４ｂは記憶素子、６は組合せ
回路、７は制御信号、８はトランスミッションゲート、
９は入力信号線である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 利＠化号ＯＦＦ ？Ｊ脣穐今○Ｎ 第 図 第 図 タイミンク゛１ タイミ〉７２ タイミ〉り°°３ 第 図 １、事件の表示 特願昭８３−１７９７１１号 ２、発明の名称 半導体集積回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）明細書第７頁１０行、１５行、第１０頁１１行、
１９行、第１１頁１１行、１４行、第１６頁１２行の「
スキュ」を、いずれも「スキュー」と補正する。 （３）同じく第８頁１行および第１６頁６行の「記憶素
毎に」を、「記憶素子毎に」と補正する。 （４）同じく第８頁第２〜３行および第１６頁７〜８行
の「設けるとともに・・・・・・減少させた」を、それ
ぞれ下記のように補正する。 「設けるとともに、前記バッファ回路の一部の前段に、
前記久ロック信号を供給するかしないかの制御を行うト
ランスミッションゲートな設けた」以上 ２、特許請求の範囲 クロック信号生成部で生成され、複数段のクロックドラ
イバを介して供給される少なくとも１つのクロック信号
またはその反転クロック信号を用いて同期をとる複数の
記憶素子を含むクロック同期型の半導体集積回路におい
て、前記記憶素子を物理的レイアウトにおける近傍の前
記記憶素子毎または論理的結合度の高い記憶素子毎に小
ブロックに分割し、この小ブロック毎にバッファ回路を
設けるとともに、前記バッファ回路の一部の前を特徴と
する半導体集積回路。
成図、第２図はこの発明の効果を示す概略構成図、第３
図、第４図、第５図はこの発明の他の実施例を示す構成
図、第６図はクロック同期式ＬＳＩの概略構成図、第７
図は、第６図のＬＳＩの動作を説明するためのタイミン
グ図、第８図、第９図は従来のクロック同期式ＬＳＩに
おけるクロック供給を説明するための構成図である。 この図において、１．１０はクロック信号生成部、２．
２０．２１は小ブロック、３はクロックドライバ、４は
反転バッファ回路、５ａ、５ｂ。 ５０ａ、５０ｂ、５１ａ、５１ｂ、５２ａ、５２ｂ、５
３ａ、５３ｂ、５４ａ、５４ｂは記憶素子、６は組合せ
回路、７は制御信号、８はトランスミッションゲート、
９は入力信号線である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 利＠化号ＯＦＦ ？Ｊ脣穐今○Ｎ 第 図 第 図 タイミンク゛１ タイミ〉７２ タイミ〉り°°３ 第 図 １、事件の表示 特願昭８３−１７９７１１号 ２、発明の名称 半導体集積回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）明細書第７頁１０行、１５行、第１０頁１１行、
１９行、第１１頁１１行、１４行、第１６頁１２行の「
スキュ」を、いずれも「スキュー」と補正する。 （３）同じく第８頁１行および第１６頁６行の「記憶素
毎に」を、「記憶素子毎に」と補正する。 （４）同じく第８頁第２〜３行および第１６頁７〜８行
の「設けるとともに・・・・・・減少させた」を、それ
ぞれ下記のように補正する。 「設けるとともに、前記バッファ回路の一部の前段に、
前記久ロック信号を供給するかしないかの制御を行うト
ランスミッションゲートな設けた」以上 ２、特許請求の範囲 クロック信号生成部で生成され、複数段のクロックドラ
イバを介して供給される少なくとも１つのクロック信号
またはその反転クロック信号を用いて同期をとる複数の
記憶素子を含むクロック同期型の半導体集積回路におい
て、前記記憶素子を物理的レイアウトにおける近傍の前
記記憶素子毎または論理的結合度の高い記憶素子毎に小
ブロックに分割し、この小ブロック毎にバッファ回路を
設けるとともに、前記バッファ回路の一部の前を特徴と
する半導体集積回路。
Claims (1)
- クロック信号生成部で生成され、複数段のクロックドラ
イバを介して供給される少なくとも１つのクロック信号
またはその反転クロック信号を用いて同期をとる複数の
記憶素子を含むクロック同期型の半導体集積回路におい
て、前記記憶素子を物理的レイアウトにおける近傍の前
記記憶素子毎または論理的結合度の高い記憶素子毎に小
ブロックに分割し、この小ブロック毎にバッファ回路を
設けるとともに、前記クロックドライバの段数を減少さ
せたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179711A JPH0229991A (ja) | 1988-07-18 | 1988-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179711A JPH0229991A (ja) | 1988-07-18 | 1988-07-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229991A true JPH0229991A (ja) | 1990-01-31 |
Family
ID=16070539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179711A Pending JPH0229991A (ja) | 1988-07-18 | 1988-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8144039B2 (en) | 2009-07-14 | 2012-03-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102252A (ja) * | 1974-01-08 | 1975-08-13 | ||
| JPS5914648A (ja) * | 1982-07-15 | 1984-01-25 | Nec Corp | マスタスライス大規模集積回路 |
| JPS5924324A (ja) * | 1982-07-30 | 1984-02-08 | Nec Corp | 集積回路装置 |
| JPS6362412A (ja) * | 1986-09-02 | 1988-03-18 | Mitsubishi Electric Corp | 論理ゲ−ト回路 |
| JPH0217516A (ja) * | 1988-07-06 | 1990-01-22 | Ricoh Co Ltd | クロック信号供給回路装置 |
-
1988
- 1988-07-18 JP JP63179711A patent/JPH0229991A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102252A (ja) * | 1974-01-08 | 1975-08-13 | ||
| JPS5914648A (ja) * | 1982-07-15 | 1984-01-25 | Nec Corp | マスタスライス大規模集積回路 |
| JPS5924324A (ja) * | 1982-07-30 | 1984-02-08 | Nec Corp | 集積回路装置 |
| JPS6362412A (ja) * | 1986-09-02 | 1988-03-18 | Mitsubishi Electric Corp | 論理ゲ−ト回路 |
| JPH0217516A (ja) * | 1988-07-06 | 1990-01-22 | Ricoh Co Ltd | クロック信号供給回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8144039B2 (en) | 2009-07-14 | 2012-03-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated device |
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