JPH0217650A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0217650A JPH0217650A JP16683088A JP16683088A JPH0217650A JP H0217650 A JPH0217650 A JP H0217650A JP 16683088 A JP16683088 A JP 16683088A JP 16683088 A JP16683088 A JP 16683088A JP H0217650 A JPH0217650 A JP H0217650A
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- insulating
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- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタの製造方法に関する。
詳しくは化合物半導体等の基板を用いた自己整合型の電
界効果トランジスタの製造方法に関するものである。
界効果トランジスタの製造方法に関するものである。
本発明は、ゲート・ソース間距離を出来るだけ短く、ゲ
ート・ドレイン間距離を任意の長さに設定出来る自己整
合型の電界効果トランジスタの製造方法であって、 １、半導体基板の表面に、第１の半導体装置（ソース領
域）および第２の半導体領域（ドレイン領域）を形成す
る。
ート・ドレイン間距離を任意の長さに設定出来る自己整
合型の電界効果トランジスタの製造方法であって、 １、半導体基板の表面に、第１の半導体装置（ソース領
域）および第２の半導体領域（ドレイン領域）を形成す
る。
２６ ソースおよびドレイン領域上にのみに、Ｓｉ、Ｎ
、のような第１の絶縁材料を用いて第１および第２の絶
縁層を形成する。
、のような第１の絶縁材料を用いて第１および第２の絶
縁層を形成する。
３、第１および第２の絶縁層の互いに対向する側壁に、
第１の絶縁材料を用いて連続して第３および第４の絶縁
層を形成する。
第１の絶縁材料を用いて連続して第３および第４の絶縁
層を形成する。
４、第３および第４の絶縁層の互いに対向する側壁に、
第１の絶縁材料と共役関係にあるＳｉｎ、のような第２
の絶縁材料を用いて連続して第５および第６の絶縁層を
形成する。
第１の絶縁材料と共役関係にあるＳｉｎ、のような第２
の絶縁材料を用いて連続して第５および第６の絶縁層を
形成する。
５、第５および第６の側壁間の半導体基板の表面に、第
２の絶縁材料と共役関係にある第１の絶縁材料もしくは
第３の材料を用いて第７の絶縁層を形成する。
２の絶縁材料と共役関係にある第１の絶縁材料もしくは
第３の材料を用いて第７の絶縁層を形成する。
６、第５および第６の絶縁層の少なくとも一方の絶縁層
を選択的に除去する。
を選択的に除去する。
の工程からなり、選択的に絶縁層を除去した領域に、ゲ
ート電極を形成すれば、ゲート・ソースの間距離が短く
、かつゲート・ドレイン間距離を第７の絶縁層の厚さに
よって任意の長さに設定出来る。
ート電極を形成すれば、ゲート・ソースの間距離が短く
、かつゲート・ドレイン間距離を第７の絶縁層の厚さに
よって任意の長さに設定出来る。
高速デジタル信号処理用、あるいはマイクロウェーブ増
幅用等の高速・高周波トランジスタとして、Ｍ Ｅ Ｓ
（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） Ｆ
Ｅ Ｔや、Ｊ（Ｊｕｎｃｔｉｏｎ） Ｆ Ｅ Ｔ 、あ
るいはＨＥ Ｍ Ｔ （）ＩｉｇｈＥｌｅｃｔｒｏｎ
Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の電界効
果トランジスタが用いられている。近年は、これらのト
ランジスタを集積化したＩＣも開発されている。
幅用等の高速・高周波トランジスタとして、Ｍ Ｅ Ｓ
（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） Ｆ
Ｅ Ｔや、Ｊ（Ｊｕｎｃｔｉｏｎ） Ｆ Ｅ Ｔ 、あ
るいはＨＥ Ｍ Ｔ （）ＩｉｇｈＥｌｅｃｔｒｏｎ
Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の電界効
果トランジスタが用いられている。近年は、これらのト
ランジスタを集積化したＩＣも開発されている。
高速・高周波トランジスタの性能を向上させるには、微
細パターンの形成技術が重要である。例えば、ＭＥＳＦ
ＥＴの性能を向上するためには、第２図に示すように、
ゲート・ソース間距離１０を出来るだけ短くしてソース
抵抗を減少させ、ゲート長９を出来るだけ短くして高い
相互コンダクタンスを得て、ゲート・ドレイン間距離１
１を適当な長さに設定することによってゲート・ドレイ
ン間容量を減少させ、実効的相互コンダクタンスを高め
ることが望ましい。第２図は通常のフォトリソグラフ法
を用いたＭＥＳＦＥＴである。半絶縁性ＧａＡｓ等の半
導体基板１の表面にイオン注入法によって低濃度のＮ型
の活性層２を形成し、ソース領域３およびドレイン領域
４を形成するために高濃度のＮ型のイオン注入を行う。
細パターンの形成技術が重要である。例えば、ＭＥＳＦ
ＥＴの性能を向上するためには、第２図に示すように、
ゲート・ソース間距離１０を出来るだけ短くしてソース
抵抗を減少させ、ゲート長９を出来るだけ短くして高い
相互コンダクタンスを得て、ゲート・ドレイン間距離１
１を適当な長さに設定することによってゲート・ドレイ
ン間容量を減少させ、実効的相互コンダクタンスを高め
ることが望ましい。第２図は通常のフォトリソグラフ法
を用いたＭＥＳＦＥＴである。半絶縁性ＧａＡｓ等の半
導体基板１の表面にイオン注入法によって低濃度のＮ型
の活性層２を形成し、ソース領域３およびドレイン領域
４を形成するために高濃度のＮ型のイオン注入を行う。
ソース領域およびドレイン領域にそれぞれソース電極６
およびドレイン電極７を形成し、ソース領域とドレイン
領域の間にＳｉＯ□８ａを設け、フォトリソグラフ法に
よってゲートＭ域となるべき部分のＳｒＯ２を除去し、
ショットキー障壁のゲート電極５を形成する。このよう
な通常のフォトリソグラフ法では、マスク合わせの精度
および使用光源の波長にもとづく解像力の限界があって
、ゲート・ソース間距離を０．５μｍ以下にすることは
極めて困難である。その結果、ソース抵抗が無視し得な
い大きさとなり、実効的相互コンダクタンスを低下させ
てしまう。
およびドレイン電極７を形成し、ソース領域とドレイン
領域の間にＳｉＯ□８ａを設け、フォトリソグラフ法に
よってゲートＭ域となるべき部分のＳｒＯ２を除去し、
ショットキー障壁のゲート電極５を形成する。このよう
な通常のフォトリソグラフ法では、マスク合わせの精度
および使用光源の波長にもとづく解像力の限界があって
、ゲート・ソース間距離を０．５μｍ以下にすることは
極めて困難である。その結果、ソース抵抗が無視し得な
い大きさとなり、実効的相互コンダクタンスを低下させ
てしまう。
また、高い相互コンダクタンスを得るにはゲート長を短
（する必要があるが、通常のフォトリソグラフ法では０
．５μｍ以下のゲート長を再現性よく形成することは困
難である。
（する必要があるが、通常のフォトリソグラフ法では０
．５μｍ以下のゲート長を再現性よく形成することは困
難である。
また、電子ビーム露光法やＸ線露光法も研究されて分解
能を０．１μｍ以下にまで向上させた報告もあり、微細
パターンの形成には有用であるが、装置が極めて高価で
、量産性にとぼしいので、通常のフォトリソグラフ法で
の微細加工が望まれている。
能を０．１μｍ以下にまで向上させた報告もあり、微細
パターンの形成には有用であるが、装置が極めて高価で
、量産性にとぼしいので、通常のフォトリソグラフ法で
の微細加工が望まれている。
これらの問題を解決するために、様々な工夫をこらした
新しい製造方法が考案されているが、それらの特徴と問
題点をいくつか述べてみる。
新しい製造方法が考案されているが、それらの特徴と問
題点をいくつか述べてみる。
第３図はＴ型ダミーゲートを用いた自己整合型電界効果
トランジスタである。ソース領域およびドレイン領域を
形成する際、Ｓｉ：＋Ｎ４８ ｂの上にゲート領域とな
るべき部位にアンダーカット状すなわちＴ型のダミーゲ
ートを用いてイオン注入法によってソース領域およびド
レイン領域を形成し、Ｔ型の柱状部位すなわちゲート領
域以外にＳｉＯ□８ａを形成し、ゲーＨ１域のＳｉｚＮ
ａを除去してゲート電極を形成する、いわゆる５ＡＩＮ
Ｔ法と呼ばれる自己整合法である（Ｋ、Ｙａｍａｓａｋ
ｉ、 ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ、２９ Ｎｏ。
トランジスタである。ソース領域およびドレイン領域を
形成する際、Ｓｉ：＋Ｎ４８ ｂの上にゲート領域とな
るべき部位にアンダーカット状すなわちＴ型のダミーゲ
ートを用いてイオン注入法によってソース領域およびド
レイン領域を形成し、Ｔ型の柱状部位すなわちゲート領
域以外にＳｉＯ□８ａを形成し、ゲーＨ１域のＳｉｚＮ
ａを除去してゲート電極を形成する、いわゆる５ＡＩＮ
Ｔ法と呼ばれる自己整合法である（Ｋ、Ｙａｍａｓａｋ
ｉ、 ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ、２９ Ｎｏ。
１１ ＰＰ、１７７２１９８２）。この自己整合の技術
は、微細パターンの形成に極めて有用であるが、第３図
の５ＡＩＮＴ法においては、アンダーカットを利用する
ので、ゲート・ソース間距離とゲート・ドレイン間距離
が等しくなってしまう。
は、微細パターンの形成に極めて有用であるが、第３図
の５ＡＩＮＴ法においては、アンダーカットを利用する
ので、ゲート・ソース間距離とゲート・ドレイン間距離
が等しくなってしまう。
また、第４図に示すように、ゲート電極５を形成した後
、前面にＳｉＯ□を被着し、異方性エツチングによって
ゲート電極の両側の側壁にのみ側壁の絶縁物１２を残し
、側壁の絶縁物の両側にソースおよびドレイン電極を形
成する。５ＡＣ３ＥＴ法と呼ばれる自己整合法である（
Ｔ、Ｆｕｒｕｔｓｕｋａ、 ＩＥＤＭＴｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ、１９８４ ＰＰ、３４４） 。
、前面にＳｉＯ□を被着し、異方性エツチングによって
ゲート電極の両側の側壁にのみ側壁の絶縁物１２を残し
、側壁の絶縁物の両側にソースおよびドレイン電極を形
成する。５ＡＣ３ＥＴ法と呼ばれる自己整合法である（
Ｔ、Ｆｕｒｕｔｓｕｋａ、 ＩＥＤＭＴｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ、１９８４ ＰＰ、３４４） 。
この第４図の５ＡＣ３ＥＴ法によれば、ゲート・ソース
間距離を０．２μｍ程度の短い距離にすることが出来る
。しかし、側壁の絶縁物の厚さ１３は側壁の両側で等し
い。すなわちゲート・ソース間距離とゲート・ドレイン
間距離が等しくなる。
間距離を０．２μｍ程度の短い距離にすることが出来る
。しかし、側壁の絶縁物の厚さ１３は側壁の両側で等し
い。すなわちゲート・ソース間距離とゲート・ドレイン
間距離が等しくなる。
従って、ゲート・ソース間距離を０．２μｍ程度に短く
すれば、ソース抵抗は小さく出来るが、ゲート・ドレイ
ン間距離も０．２μｍ程度に短いためゲート・ドレイン
間容量が大きくなってしまう。
すれば、ソース抵抗は小さく出来るが、ゲート・ドレイ
ン間距離も０．２μｍ程度に短いためゲート・ドレイン
間容量が大きくなってしまう。
前記のような自己整合法においては、ゲート・ソース間
距離とゲート・ドレイン間距離が同じ長さになってしま
う、すなわち、ソースとドレインがゲートに対して対称
の位置にしか作れない。この対称性に起因する実効的相
互コンダクタンスの低下を回避するには、蒸着による斜
蒸着法、電子線露光による斜露光法を用いれば比較的容
易に非対称の位置にゲートを形成することが出来る。し
かしながら、斜蒸着法では、再現性よく均一に形成する
ことが困難で、かつ、ゲートに対して一方向のみをソー
スにしなければならない設計上の制約を生じてしまう。
距離とゲート・ドレイン間距離が同じ長さになってしま
う、すなわち、ソースとドレインがゲートに対して対称
の位置にしか作れない。この対称性に起因する実効的相
互コンダクタンスの低下を回避するには、蒸着による斜
蒸着法、電子線露光による斜露光法を用いれば比較的容
易に非対称の位置にゲートを形成することが出来る。し
かしながら、斜蒸着法では、再現性よく均一に形成する
ことが困難で、かつ、ゲートに対して一方向のみをソー
スにしなければならない設計上の制約を生じてしまう。
また、電子線による斜露光法を用いれば、０．１μｍ程
度のゲート・ソース間距離で非対称のゲートを再現性よ
く形成することが可能であるが、露光装置そのものが極
めて高価であり、かつ、量産性が極めて低いという欠点
があった。
度のゲート・ソース間距離で非対称のゲートを再現性よ
く形成することが可能であるが、露光装置そのものが極
めて高価であり、かつ、量産性が極めて低いという欠点
があった。
本発明は、量産性に優れた通常のフォトリソグラフ法に
よって、ゲート・ソース間距離が短く、ゲート・ドレイ
ン間距離を任意の長さに設定出来る、すなわち非対称の
位置にゲートを形成した高速・高周波の電界効果トラン
ジスタを実現しようとするものである。
よって、ゲート・ソース間距離が短く、ゲート・ドレイ
ン間距離を任意の長さに設定出来る、すなわち非対称の
位置にゲートを形成した高速・高周波の電界効果トラン
ジスタを実現しようとするものである。
本発明は、前記の目的を達成するために、ソースおよび
ドレイン領域上の絶縁物の対向する側壁を利用してソー
スに近接し、かつ、ゲート長が極めて短く、また、ゲー
ト・ドレイン間距離を任意の長さに設定出来るような自
己整合型の電界効果トランジスタの製造方法を提供する
。すなわち、半導体基板の表面に、ソースおよびドレイ
ンとなるべき領域上に５ｉＪ４のような第１の絶縁材料
によって絶縁層を形成し、互いに対向する側壁に第１の
絶縁材料を連続して形成し、さらに第１の絶縁材料と共
役関係にある第２の絶縁材料、例えばＳｉＯ２等によっ
て側壁に絶縁層を形成する。ここでいう共役関係とは、
第１の絶縁材料をエツチングするために用いるエツチン
グ液によって、第２の絶縁材料がエツチングされない関
係、または逆の関係をいう。さらにこの側壁間に半導体
基板の表面に、第２の絶縁材料と共役関係にある第１ま
たは第３の絶縁材料によって側壁間に絶縁層を形成し、
前記第２の絶縁材料によって形成された絶縁層をゲート
領域とするために選択的に除去することによって自己整
合性であって、かつゲート・ソース間距離が極めて短く
、ゲート・ドレイン間距離を任意の長さに設定出来るよ
うな自己整合型の電界効果トランジスタを実現すること
が出来る。
ドレイン領域上の絶縁物の対向する側壁を利用してソー
スに近接し、かつ、ゲート長が極めて短く、また、ゲー
ト・ドレイン間距離を任意の長さに設定出来るような自
己整合型の電界効果トランジスタの製造方法を提供する
。すなわち、半導体基板の表面に、ソースおよびドレイ
ンとなるべき領域上に５ｉＪ４のような第１の絶縁材料
によって絶縁層を形成し、互いに対向する側壁に第１の
絶縁材料を連続して形成し、さらに第１の絶縁材料と共
役関係にある第２の絶縁材料、例えばＳｉＯ２等によっ
て側壁に絶縁層を形成する。ここでいう共役関係とは、
第１の絶縁材料をエツチングするために用いるエツチン
グ液によって、第２の絶縁材料がエツチングされない関
係、または逆の関係をいう。さらにこの側壁間に半導体
基板の表面に、第２の絶縁材料と共役関係にある第１ま
たは第３の絶縁材料によって側壁間に絶縁層を形成し、
前記第２の絶縁材料によって形成された絶縁層をゲート
領域とするために選択的に除去することによって自己整
合性であって、かつゲート・ソース間距離が極めて短く
、ゲート・ドレイン間距離を任意の長さに設定出来るよ
うな自己整合型の電界効果トランジスタを実現すること
が出来る。
第１の絶縁材料を第１および第２の半導体領域上の絶縁
層の側壁に連続して形成した第３の絶縁層の厚さがゲー
ト・ソース間距離おなり、第２の絶縁材料によって形成
され、除去された絶縁層の１７さがゲート長を規定する
。また、対向する２つの側壁間のゲートとドレイン間が
ゲート・ドレイン間距離を規定するので、自己整合型の
ゲートを形成し、かつ、非対称ゲートの電界効果トラン
ジスタを実現することが出来る。
層の側壁に連続して形成した第３の絶縁層の厚さがゲー
ト・ソース間距離おなり、第２の絶縁材料によって形成
され、除去された絶縁層の１７さがゲート長を規定する
。また、対向する２つの側壁間のゲートとドレイン間が
ゲート・ドレイン間距離を規定するので、自己整合型の
ゲートを形成し、かつ、非対称ゲートの電界効果トラン
ジスタを実現することが出来る。
本発明の実施例を第１図ａないしｌを用いて説明する。
ＧａＡｓ等の半絶縁性の半導体基板２１の表面全面に、
チャネルとなるべきＮ型の低濃度不純物をイオン注入法
等によって注入し活性層２２を形成する。この半導体基
板２１の表面に、マスク材料としてフォトレジスト２５
を塗布して、第１および第２の半導体領域となるべき領
域上のフォトレジストを除去し、Ｎ型の高濃度不純物を
選択的にイオン注入法等によって注入して第１の半導体
領域２３および第２の半導体領域２４を形成する。（第
１図ａ）。
チャネルとなるべきＮ型の低濃度不純物をイオン注入法
等によって注入し活性層２２を形成する。この半導体基
板２１の表面に、マスク材料としてフォトレジスト２５
を塗布して、第１および第２の半導体領域となるべき領
域上のフォトレジストを除去し、Ｎ型の高濃度不純物を
選択的にイオン注入法等によって注入して第１の半導体
領域２３および第２の半導体領域２４を形成する。（第
１図ａ）。
本実施例においては、第１の半導体領域をソース傾城、
第２の半導体領域をドレイン領域として説明する。マス
クの材料はフォトレジストの他に５ｉＯｚ等を用いても
よい。次に、第１図ａに用いたフォトレジスト２５を残
したまま、第１の絶縁材料２６として本実施例ではＳｉ
Ｊ、をＣＶＤ法等を用いて被着する（第１図ｂ）。次に
、前記フォトレジスト２５およびフォトレジスト上の５
ｉｉＮ４を、リフトオフ法あるいは平坦化技術としてエ
ツチングによって除去すれば、ソース領域上と、ドレイ
ン領域上のみにそれぞれ第１の絶縁層２６ａと第２の絶
縁層２６ｂを残すことが出来る（第１図Ｃ）。
第２の半導体領域をドレイン領域として説明する。マス
クの材料はフォトレジストの他に５ｉＯｚ等を用いても
よい。次に、第１図ａに用いたフォトレジスト２５を残
したまま、第１の絶縁材料２６として本実施例ではＳｉ
Ｊ、をＣＶＤ法等を用いて被着する（第１図ｂ）。次に
、前記フォトレジスト２５およびフォトレジスト上の５
ｉｉＮ４を、リフトオフ法あるいは平坦化技術としてエ
ツチングによって除去すれば、ソース領域上と、ドレイ
ン領域上のみにそれぞれ第１の絶縁層２６ａと第２の絶
縁層２６ｂを残すことが出来る（第１図Ｃ）。
次に、第３および第４の絶縁層を形成するために再び第
１の絶縁材料であるＳｉＪｍを全面に連続して被着する
（第１図ｄ）。次に第１図ｄで被着した第１の絶縁材料
２６に対して、異方性ドライエッチ、例えばりアクティ
ブイオンエッチ（ＲＩＥ）法等によって第１の絶縁材料
をエツチングすれば、側壁に被着した第１の絶縁材料の
みを残すことが出来、第３の絶縁層２６ｃおよび第４の
絶縁層２６ｄを形成することが出来る（第１図ｅ）。第
１の絶縁層の側壁に被着した第３の絶縁層２６ｃの厚さ
２７がゲート・ソース間距離となるので、絶縁層の厚さ
を０．２μｍ程度の所定の厚さに形成することが重要で
ある。次に、第Ｉの絶縁材料と共役関係にある第２の絶
縁材料２８例えばＳｉｎｇを全面に被着する（第１図ｆ
）。次に、第２の絶縁材料であるＳｉＯ□を異方性ドラ
イエッチによってエツチングすれば、第３および第４の
絶縁層の側壁に被着したＳｔｏ、を残すことが出来、第
５の絶縁層２８ａおよび第６の絶縁層２８ｂを形成する
ことが出来る（第１図ｇ）。第３の絶縁層の側壁に被着
した第５の絶縁層２８ａの厚さ２９が、ゲート長となり
、絶縁層の厚さを制御することによって必要なゲート長
、例えば０．５μｍ程度で再現性よく形成することが出
来る。次に、第５および第６の絶縁層の側壁間の対向す
る半導体基板の表面に、第１の絶縁材料を被着し、エツ
チングして平坦化を行い、第７の絶縁層３０を形成する
（第１図ｈ）。次に、ドレインとずべき領域の側壁に設
けた第６の絶縁層２８ｂを含む第２の半導体領域上にフ
ォトレジスト２５を塗布し、第２の絶縁材料であるＳｉ
Ｏ２の第５の絶縁層２８ａのみを選択的に除去する。５
ｉＯ１のみを除去するには、第１．第２、第３、第４お
よび第７の絶縁層の材料にＳｉｎｇと共役関係にある材
料例えばＳＬ、Ｎ、を用いればよい。第７の絶縁層３０
は第３および第４の絶縁層の材料と同じである必要はな
く、第２の絶縁材料と共役関係にある＾ｈｏｉのような
第３の絶縁材料を用いてもよい。このようにして、第３
の絶縁層２６ｃの側壁に設けた第５の絶縁層２８ａを除
去することによってゲートＳＲ域の開口部３１を形成す
ることが出来る（第１図ｉ）。
１の絶縁材料であるＳｉＪｍを全面に連続して被着する
（第１図ｄ）。次に第１図ｄで被着した第１の絶縁材料
２６に対して、異方性ドライエッチ、例えばりアクティ
ブイオンエッチ（ＲＩＥ）法等によって第１の絶縁材料
をエツチングすれば、側壁に被着した第１の絶縁材料の
みを残すことが出来、第３の絶縁層２６ｃおよび第４の
絶縁層２６ｄを形成することが出来る（第１図ｅ）。第
１の絶縁層の側壁に被着した第３の絶縁層２６ｃの厚さ
２７がゲート・ソース間距離となるので、絶縁層の厚さ
を０．２μｍ程度の所定の厚さに形成することが重要で
ある。次に、第Ｉの絶縁材料と共役関係にある第２の絶
縁材料２８例えばＳｉｎｇを全面に被着する（第１図ｆ
）。次に、第２の絶縁材料であるＳｉＯ□を異方性ドラ
イエッチによってエツチングすれば、第３および第４の
絶縁層の側壁に被着したＳｔｏ、を残すことが出来、第
５の絶縁層２８ａおよび第６の絶縁層２８ｂを形成する
ことが出来る（第１図ｇ）。第３の絶縁層の側壁に被着
した第５の絶縁層２８ａの厚さ２９が、ゲート長となり
、絶縁層の厚さを制御することによって必要なゲート長
、例えば０．５μｍ程度で再現性よく形成することが出
来る。次に、第５および第６の絶縁層の側壁間の対向す
る半導体基板の表面に、第１の絶縁材料を被着し、エツ
チングして平坦化を行い、第７の絶縁層３０を形成する
（第１図ｈ）。次に、ドレインとずべき領域の側壁に設
けた第６の絶縁層２８ｂを含む第２の半導体領域上にフ
ォトレジスト２５を塗布し、第２の絶縁材料であるＳｉ
Ｏ２の第５の絶縁層２８ａのみを選択的に除去する。５
ｉＯ１のみを除去するには、第１．第２、第３、第４お
よび第７の絶縁層の材料にＳｉｎｇと共役関係にある材
料例えばＳＬ、Ｎ、を用いればよい。第７の絶縁層３０
は第３および第４の絶縁層の材料と同じである必要はな
く、第２の絶縁材料と共役関係にある＾ｈｏｉのような
第３の絶縁材料を用いてもよい。このようにして、第３
の絶縁層２６ｃの側壁に設けた第５の絶縁層２８ａを除
去することによってゲートＳＲ域の開口部３１を形成す
ることが出来る（第１図ｉ）。
次に、ショットキー障壁を形成する材料、例えばＭｏ等
をゲート領域の開口部３１に形成し、ゲート電極３２と
する（第１図ｊ）０次に、第１の半導体領域２３（ソー
ス領域）および第２の半導体領域２４（ドレイン領域）
上のＳｉ３Ｎ４をエツチングにより開口する（第１図ｋ
）。次に、ソースおよびドレインの開口部にソース電極
３３およびドレイン電極３４をそれぞれ形成する。
をゲート領域の開口部３１に形成し、ゲート電極３２と
する（第１図ｊ）０次に、第１の半導体領域２３（ソー
ス領域）および第２の半導体領域２４（ドレイン領域）
上のＳｉ３Ｎ４をエツチングにより開口する（第１図ｋ
）。次に、ソースおよびドレインの開口部にソース電極
３３およびドレイン電極３４をそれぞれ形成する。
以上の工程を経て、自己整合型であって、かつゲート・
ソース間距離が短く、ゲート・ドレイン間距離を任意の
長さに設定出来る電界効果トランジスタを通常のフォト
リソグラフ法を用いて製造することが出来る。
ソース間距離が短く、ゲート・ドレイン間距離を任意の
長さに設定出来る電界効果トランジスタを通常のフォト
リソグラフ法を用いて製造することが出来る。
本実施例においては、電界効果トランジスタをＭＥＳＦ
ＥＴとしたが、他の電界効果トランジスタ、例えばシリ
コン半導体基板を用いたＭＯＳＦＥＴ等に適用してもよ
く、また、第１の絶縁材料をＳｉ：＋Ｎａ 、第２の絶
縁材料をＳｉＯ□として説明したが、＾Ｉ２Ｏ３とＳｉ
ｎｇ等でもよい。また、第５の絶縁層の領域をゲート領
域として用いる電界効果トランジスタの製造方法につい
て述べたが、第６の絶縁層の領域をゲート領域としても
よい。さらに、第５の絶縁層の領域を第１ゲート領域と
し、第６の絶縁層の領域を第２ゲート領域として、第１
ゲートとドレイン間を第２ゲートによってシールドする
電界効果トランジスタとして用いてもよい。
ＥＴとしたが、他の電界効果トランジスタ、例えばシリ
コン半導体基板を用いたＭＯＳＦＥＴ等に適用してもよ
く、また、第１の絶縁材料をＳｉ：＋Ｎａ 、第２の絶
縁材料をＳｉＯ□として説明したが、＾Ｉ２Ｏ３とＳｉ
ｎｇ等でもよい。また、第５の絶縁層の領域をゲート領
域として用いる電界効果トランジスタの製造方法につい
て述べたが、第６の絶縁層の領域をゲート領域としても
よい。さらに、第５の絶縁層の領域を第１ゲート領域と
し、第６の絶縁層の領域を第２ゲート領域として、第１
ゲートとドレイン間を第２ゲートによってシールドする
電界効果トランジスタとして用いてもよい。
本発明による電界効果トランジスタは、ソースとドレイ
ンの互いに対向するソース側壁を利用してゲートを形成
するので、ゲート・ソース間距離を小さくすることが出
来、ソース抵抗を小さくし、かつゲート・ドレイン間距
離を任意の長さに設定してゲート・ドレイン間容量を少
なく耐圧も高めることが出来、高速のデジタル信号処理
用として、またはマイクロウェーブ領域の増幅用等の高
周波電界効果トランジスタやＩＣを実現することが出来
る。
ンの互いに対向するソース側壁を利用してゲートを形成
するので、ゲート・ソース間距離を小さくすることが出
来、ソース抵抗を小さくし、かつゲート・ドレイン間距
離を任意の長さに設定してゲート・ドレイン間容量を少
なく耐圧も高めることが出来、高速のデジタル信号処理
用として、またはマイクロウェーブ領域の増幅用等の高
周波電界効果トランジスタやＩＣを実現することが出来
る。
第１図ａないし１は本発明の実施例による電界効果トラ
ンジスタの製造方法を示す工程図、第２図は従来のフォ
トリソグラフ法を用いた電界効果トランジスタの断面図
、第３図はＴ型ダミーゲートを用いた従来の自己整合型
電界効果トランジスタの断面図、第４図はゲート側壁に
形成した絶縁物を用いた自己整合型電界効果トランジス
タの断面図である。 １．２１−・−・−半導体基板 ２．２２−−一活性層 ３．２３−・−・・・・第１の半導体領域（ソース領域
）４．２４−・−・−第２の半導体領域（ドレイン領域
）５．３２・・・・−ゲート電極 ６．３３・−・−・−ソース電極 ７．３４・−−−−−ドレイン電極 ８ａ・・・−・−・−・−５ｉ０２ ８ｂ・・・・・−・・・・Ｓｉ、Ｎ４ ９−・−・・・−−−−−−ゲート長 １０−・−・・・−・・−・ゲート・ソース間距離１１
・・・−一−−−−−−・−ゲート・ドレイン間距離１
２−ｍ−−−・−・・−・・側壁の絶縁物１３−−−−
−・−・・−・−・−側壁の絶縁物の厚さ２５−−−−
−一・・−・・・フォトレジスト２６−・・・・−・−
・・・・−第１の絶縁材料（ＳｉＪ４）２６ ａ −・
−一−−−・第１の絶縁層２６ ｂ−・・・・・−・第
２の絶縁層２６ｃｍ・・−−−−−−一第３の絶縁層２
６ ｄ−−−−−−一第４の絶縁層 ２７− ・−一一−−−−−第３の絶縁層の厚さ２Ｂ−
−一−−−−−−−−−−第２の絶縁材料（ＳｉＯ□）
２８ａ・−・−一−−−−−−第５の絶縁層２８ ｂ−
・−−−−一一第６の絶縁層２９−・−・−・−・・−
第５の絶縁層の厚さ３０−−−−−−−−−一・−第７
の絶縁層３１−−−−・−・−ゲート領域の開口部し 第１図 第２図
ンジスタの製造方法を示す工程図、第２図は従来のフォ
トリソグラフ法を用いた電界効果トランジスタの断面図
、第３図はＴ型ダミーゲートを用いた従来の自己整合型
電界効果トランジスタの断面図、第４図はゲート側壁に
形成した絶縁物を用いた自己整合型電界効果トランジス
タの断面図である。 １．２１−・−・−半導体基板 ２．２２−−一活性層 ３．２３−・−・・・・第１の半導体領域（ソース領域
）４．２４−・−・−第２の半導体領域（ドレイン領域
）５．３２・・・・−ゲート電極 ６．３３・−・−・−ソース電極 ７．３４・−−−−−ドレイン電極 ８ａ・・・−・−・−・−５ｉ０２ ８ｂ・・・・・−・・・・Ｓｉ、Ｎ４ ９−・−・・・−−−−−−ゲート長 １０−・−・・・−・・−・ゲート・ソース間距離１１
・・・−一−−−−−−・−ゲート・ドレイン間距離１
２−ｍ−−−・−・・−・・側壁の絶縁物１３−−−−
−・−・・−・−・−側壁の絶縁物の厚さ２５−−−−
−一・・−・・・フォトレジスト２６−・・・・−・−
・・・・−第１の絶縁材料（ＳｉＪ４）２６ ａ −・
−一−−−・第１の絶縁層２６ ｂ−・・・・・−・第
２の絶縁層２６ｃｍ・・−−−−−−一第３の絶縁層２
６ ｄ−−−−−−一第４の絶縁層 ２７− ・−一一−−−−−第３の絶縁層の厚さ２Ｂ−
−一−−−−−−−−−−第２の絶縁材料（ＳｉＯ□）
２８ａ・−・−一−−−−−−第５の絶縁層２８ ｂ−
・−−−−一一第６の絶縁層２９−・−・−・−・・−
第５の絶縁層の厚さ３０−−−−−−−−−一・−第７
の絶縁層３１−−−−・−・−ゲート領域の開口部し 第１図 第２図
Claims (1)
- 【特許請求の範囲】 半導体基板の表面に隣接して互いに離間して第１および
第２の半導体領域を形成し、前記基板の表面において、
前記第１および第２の半導体領域上に、第１の絶縁材料
によって第１および第２の絶縁層を形成する工程と、 前記第１および第２の絶縁層の互いに対向する側壁に、
前記第１の絶縁材料によって、前記第１および第２の絶
縁層にそれぞれ連続して第３および第４の絶縁層を形成
する工程と、 前記第３および第４の絶縁層の互いに対向する側壁に、
前記第１の絶縁材料と共役関係の第２の絶縁材料によっ
て、前記第３および第４の絶縁層にそれぞれ連続して第
５および第６の絶縁層を形成するとともに、前記第５お
よび第６の側壁間の前記基板の表面に、第２の絶縁材料
と共役関係の第１または第３の材料によって第７の絶縁
層を形成する工程と、 前記第５および第６の絶縁層の少なくとも一方を選択的
に除去する工程からなる電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16683088A JP2707612B2 (ja) | 1988-07-06 | 1988-07-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16683088A JP2707612B2 (ja) | 1988-07-06 | 1988-07-06 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0217650A true JPH0217650A (ja) | 1990-01-22 |
| JP2707612B2 JP2707612B2 (ja) | 1998-02-04 |
Family
ID=15838450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16683088A Expired - Fee Related JP2707612B2 (ja) | 1988-07-06 | 1988-07-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707612B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270663A (en) * | 1991-07-03 | 1993-12-14 | Nippondenso Co., Ltd. | Apparatus for detecting a liquid mixing ratio |
-
1988
- 1988-07-06 JP JP16683088A patent/JP2707612B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270663A (en) * | 1991-07-03 | 1993-12-14 | Nippondenso Co., Ltd. | Apparatus for detecting a liquid mixing ratio |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2707612B2 (ja) | 1998-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |