JPH04196135A - 電界効果型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型トランジスタ、特にマイクロ波集
積回路（旧Ｃ〉およびモノリンツクマイクロ波集積回路
（ＭＭＩＣ）で使用される高周波動作を１」的とした電
界効果トランジスタの製造方法に関する。

〔従来の技術〕

マイクロ波帯で高周波動作を目的としたＧａＡｓからな
る旧ＣやＭＭＩＧは、電界効果型トランジスタなどの能
動素子と、抵抗、コンデンサなどの受動素子を組み合わ
せて構成される。旧ＣやＭＭＩＣは動作周波数が２ＧＩ
Ｉｚ以上と非常に高いため、ここで用いられる電界効果
型トランジスタには高速性が要求される。

そこで、高速性を表わす指標となる電流遮断周波数（ｆ
　］、　）を向上させるように、種々の工夫がなされて
いた。具体的には、トランスコンダクタンス（ｇ　　）
を向上させ、ゲート容量を低減させる為に、ザブミクロ
ンの短ゲートにする、また、ソース抵抗を減らす為、１
字状ダミーゲートをマスクとしてイオン注入を行い、ゲ
ート電極に対し自己整合的にソース形成領域およびドレ
イン形成領域を低抵抗化する等である。

また、エビタギンヤル成長により活性層や低抵抗層を形
成するためにゲート形成領域をリセス構造としたυｊ電
電柱移動度トランジスタＩＩＥＭＴ）を用いていた。

〔発明が解決しようとする課題〕

しかし、ダミーゲーＩ・を利用することによりゲート電
極を挾んで両側に対称的に位置するソース形成領域およ
びドレイン形成領域を低抵抗化すると、ソース側の低抵
抗領域がゲート電極に対して自己整合的に近接して形成
されソース抵抗を低減する点では望ましいか、同時にド
レイン側の低抵抗領域もゲート電極に近接して形成され
るのて■−■特性が悪くなり、ドレインコンダクタンス
（ｇ　ｄ）が悪くなる。特に、ゲート・ドレイン耐圧が
低くなることから、高周波領域で動作し大電流が流れる
電力用１’ＥＴには使用できなかった。

また、リセス構造にすると、素子の均一性が損なわれ歩
留りが低下するという問題がある。

そこで、本発明は簡単に短ゲート長のゲート電極を形成
でき、ｆ、の高い電界効果型トランジスタを製造できる
製造方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明は上記目的を解決するために半導体基板のゲート
形成領域およびソース形成領域で半導体基板が露出した
第１のマスク部材（例えばレジスト膜）を形成し、この
第１のマスク部材を第２のマスク部材（例えば５ＩＯ２
）で覆う工程と、この第２のマスク部材をエッチバック
することにより、上記ソース形成領域上の第２のマスク
部材を除去し、上記第１のマスク部材の側壁に（＝Ｉ　
＝ｆｆした第２のマスク部材を残存させて上記ゲート形
成領域上にダミーゲートとする工程と、上記ダミーゲー
トおよび第１のマスク部材をマスクとして不純物を半導
体基板内に注入することにより、上記ソース形成領域に
低抵抗領域を形成する二■二程と、上記第１のマスク部
材を除去した後で上記ダミーゲートの頭部のみを露出さ
せて第３のマスク部材（例えばレジスト膜）を表面に形
成する工程と、上記ダミーゲートを除去することにより
上記半導体基板か露出した開口を上記第３のマスク部材
のゲート形成領域上に形成する工程と、上記第３のマス
ク部材の表面および上記半導体基板が露出した開口をゲ
ート金属で覆う工程と、上記゛１６導体基板が露出した
開口より広い開口を有するゲートパターンを上記ゲート
金属（例えば金属膜）上に形成する工程と、上記ゲート
金属に給電することにより上記ゲートパターンの開口に
導電部月をメッキ法で成長させてゲート電極を形成する
工程と、ゲート金属に当接していないゲート金属、上記
ゲートパターンおよび上記第３のマスク部材を除去する
工程とを含んで構成される。

〔作用〕

本発明に係る電界効果型トランジスタの製造方法による
と、第１のマスク部材のゲート形成領域上の側壁に付着
した第２のマスク部材がそのままダミーゲートになるの
で、第１のマスク部材上に形成される第２のマスク部材
の膜厚に比例したゲート長になる。その為、この膜厚を
サブミクロンにすればサブミクロンのゲート長のゲート
パターンが形成される。また、このゲートパターン上に
形成されたゲート金属に給電して導電部材のメッキを施
すので、効率良くザブミクロンのゲート長・を有する電
界効果型トランジスタが製造される。

〔実施例〕

以下、本発明の一実施例を添付図面を参照して説明する
。なお、説明において同一要素には同一７〕号を用い、
重複する説明は省略する。

ます、実施例に係る電界効果型トランジスタを製造する
方法を説明する。第１図は上記電界効果型トランジスタ
を製造する方法を示す工程図である。

まず、崖絶縁性のＧａＡｓ基板１上にＳｉイオンを注入
し、その後、アニールによりイオン注入部を活性化して
基板表面に活性層］ａを形成する。

さらに、その表面にプラズマＣＶＤ技術を用いてＳｉＮ
膜２を例えば８００オングストロームの膜厚て成長させ
る（同図（ａ））。なお、活性層１ａはエピタキシャル
成長法により形成してもよい。

次に、フォトリソグラフィ技術を用いて、ＧａＡｓ基板
１のソース形成領域およびゲート形成領域上に開口を有
するレジストパターン（第１のマスク部制）３を１．０
〜１，３μｍ程度の膜厚で形成し、その後、このレジス
トパターン３および上記開口から露出したＳｉＮ膜２上
に、レジストパターン３か破壊されない程度の低温処理
が可能なスパッタ法あるいはＥＣＲ−ＣＶＤ法を用いて
ＳｉＯ□膜（第２のマスク部ヰ（）４を堆積させる（同
図（ｂ））。

その後、例えばＲＩＥでＣＦ４などのガスを用いた上方
からの異方性エツチングにより、上記レジストパターン
３におけるゲート形成領域上の側壁に句むしたＳｉ○２
膜４のみを残すようにＳｉＯ２膜４をエッチバックし、
ダミーゲートｇを形成する。次に、このダミーゲ−１−
ｇおよびレジストパターン３をマスクとしてＳｉイオン
をドレイン側より約７度から１０度の角度で斜めから注
入し、ダミーゲ−１−ｇと自己整合的に低抵抗化された
ソース領域１ｃを形成する（同図（Ｃ））。

Ｓ１イオンの加速エネルギは９０　ｋ　ｅ　Ｖ　、ドー
ズ瓜は４×１０１３ｃｍ−２程度か使用でき、ダミーゲ
−１−ｇとソース領域１ｓの間隔はＳｉイオンの照射角
度を変更することにより変更可能である。

その後、ダミーゲートｇの不要な部分（ＧａＡｓ基板］
上のゲート形成領域以外の領域上に形成されたＳ　ｉ　
Ｏ２膜４）及びレジストパターン３を除去してアニール
をすることにより、注入したＳｉイオンの活性化を行う
。その後、フォトリソグラフィ技術を用いて、ソース電
極Ｓとドレイン電極りをＧａＡｓ基板］基板用てオーミ
ック接触で形成し、再び、レジスト膜（第３のマスク部
ｔＡ）５を１．５μｍ程度の膜厚で塗布する（同図（ｄ
））。このレジスト膜５により上面がほぼ平坦化される
。

その後、このレジスト膜５をＲＩＥで０２などのガスを
用いてダミーゲートｇの頭部が露出するまでエツチング
する（同図（ｅ））。

次に、バッファー１−ＨＦなどを用いたウェットエツチ
ングによりダミーゲートｇおよびダミーゲートｇに当接
したＳｉＮ膜２を除去して、レジスト膜５にＧａＡｓ基
板］基板用した開口５ｇをゲート形成領域上に形成する
（同図（ｆ））。

さらに、レンスト膜５の表面およびＧａＡｓ基板１が露
出した開口５ｇの側壁および底部をゲート金属層６で覆
い、このゲート金属層６上に開口５ｇと重なる開口を有
するレジストパターン（ゲートパターン）７を形成する
（同図（ｇ））。ゲート金属層６としては、Ｔ　ｉ　／
　Ｐ　ｔ　／　Ａ　ｕなどの３層構造金属で蒸着法ある
いはスパッタ法を用いて１５００オングストロ一ム程度
の膜厚で形成できる。また、レジストパターン７は上記
開口５ｇより広い開ロアｇをＨするレジスト膜によりフ
第１・リソグラフィ技術で形成される。

次に、上記レジストパターン７を用いてゲート金属層６
を陰極として給電することにより、メツ−］〇　− キでＡｕ金属（導電部材）を約１，５μｍ程度の厚さで
開口５ｇ、７ｇ内に成長させてゲート：ｉ極Ｇを形成す
る（同図（ｈ））。

最後に、ｏ２を用いたＲＩＥなとによりレジストパター
ン７を除去した後でイオンミリンクニよりゲート金属層
６を除去し、さらに、０２を用いたＲＩＥてレンスト膜
５を除去する（同図（１）〉。

以」二の工程によりＦＥＴが完成する。

このように、ゲート電極Ｇと自己整合的に、ソース側に
低抵抗領域を形成できるので、ドレインゲート耐圧を減
少させることなく、ｇ　　１　ｆ７を向上することかで
き、ゲートＧとソース領域］Ｓの間の間隔を粘度よく設
定することができる。

また、電子ビーム（Ｅ　Ｂ）露光のように、ウェハ上に
直接描画することなく光学露光のみてザブミクロンオー
ダのゲート長を有するゲート電極を形成できるので、生
産性を向上させることかできる。

さらに、本実施例により製造されたＦＥＴのゲート電極
はメッキ法で形成されているので、倒れ難く、ＦＥＴの
信頼性も、１２ｊい。

なお、本発明は上記実施例に限定されるものではない。

例えば、本実施例ではゲート金属層６と導電部材の材質
か同一であるか、ゲート金属層６の最上層にり・ｌして
イオン化傾向が同一または低い材料であれば導電部材と
して使用できる。したがって、Ａｕかゲート金属層６の
最上層であればＡ１を導電部材として使用できる。

さらに、基板としてＧａＡｓを使用しているが、ＧａＡ
ｓに限定されるものではない。

〔発明の効果〕

本発明に係る電界効果型トランジスタの製造方法は、第
１のマスク部Ｉの側壁に付着したダミーヶ−１・を形成
し、このダミーゲートを用いてソース領域を形成するの
で、高周波で動作する電界効果型トランジスタを生産性
良く製造することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電界効果型ｌ・ランジ
スタの製造方法を示す工程図である。 Ｓ・・ソース電極、Ｄ・・・ドレイン電極、Ｇ・・・ゲ
ート電極、］　−Ｇ　ａ　Ａ　ｓ基板、２−８ｉＮ膜、
３・　レジストパターン（第１のマスク部材）、４・・
・５１０２膜（第２のマスク部材）、５・レジスト膜（
第３のマスク部材）、６・・・ゲート金属層、７　レジ
ストパターン（ゲートパターン）。 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　　山　　　　１）　　　行　　　　−ＦＥＴの製
造ろ法 第１図

Claims (1)

1. 【特許請求の範囲】 半導体基板のゲート形成領域およびソース形成領域で半
   導体基板が露出した第１のマスク部材を形成し、この第
   １のマスク部材を第２のマスク部材で覆う工程と、 前記第２のマスク部材をエッチバックすることにより、
   前記ソース形成領域上の前記第２のマスク部材を除去し
   、前記第１のマスク部材の側壁に付着した前記第２のマ
   スク部材を残存させて前記ゲート形成領域上にダミーゲ
   ートとする工程と、前記ダミーゲートおよび前記第１の
   マスク部材をマスクとして不純物を前記半導体基板内に
   注入することにより、前記ソース形成領域に低抵抗領域
   を形成する工程と、 前記第１のマスク部材を除去した後で前記ダミーゲート
   の頭部のみを露出させて第３のマスク部材を表面に形成
   する工程と、 前記ダミーゲートを除去することにより前記半導体基板
   が露出した開口を前記第３のマスク部材のゲート形成領
   域上に形成する工程と、 前記第３のマスク部材の表面および前記半導体基板が露
   出した開口をゲート金属で覆う工程と、前記半導体基板
   が露出した開口より広い開口を有するゲートパターンを
   前記ゲート金属上に形成する工程と、 前記ゲート金属に給電することにより前記ゲートパター
   ンの開口に導電部材をメッキ法で成長させてゲート電極
   を形成する工程と、 前記導電部材に当接していないゲート金属、前記ゲート
   パターンおよび前記第３のマスク部材を除去する工程と
   を含んで構成される電界効果トランジスタの製造方法。