JPH02177616A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本願発明は、たとえば電子写真方式による複写機、プリ
ンタ等で用いる逐次比較型Ａ−Ｄ変換変換器シコントロ
ーラするものである。

〔従来の技術〕

従来、電子写真方式の複写機、プリンタ等の電気構成要
素はプリントシーケンス全体を制御するマイクロプロセ
ッサを中心としたシーケンスコントローラ回路、ＤＣ電
源、露光電源、帯電等の高圧電源等、種々のものが独立
していた為、小形化、低価格化するには限界があった。

そこで、前記各構成要素を１つのボード上に形成すべく
、マイクロプロセッサ、ＲＡＭ、ＲＯＭ及びデジタル周
辺回路さらに、Ａ−Ｄ変換器。

Ｄ−Ａ変換器、電源系の制御のためのＰＷＭ（Ｐｕｌｓ
ｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）回路等をワン
チップに集積する提案がなされている。

（発明が解決しようとするＨ列） ところが、例えば描写濃度を決定するボリューム値やま
た定着温度を検知する為に複数入力のＡ−Ｄ変換手段が
必要であり、また、前述の電源制御等に必要なり−Ａ変
換手段が同様に複数必要になり、これらが各々独立に存
在すると回路規模が大となって、チップ面積の増大を招
き、ワンチップ化してほとんどの制御を低価格で行おう
とする上述の提案のメリットが低減することになる。

本願発明は、このような事情のもとでなされたもので、
Ｄ−Ａ変換器、アナログマルチプレクサ、アナログコン
パレータを制御部と共用できて回路規模を小さくでき低
価格にできる逐次比較型Ａ−Ｄ変換器及びコントローラ
を提供することを目的とするものである。

（課題を解決するための手段〕 上記目的を達成するため、本願の各発明は、Ｄ−Ａ変換
器、アナログマルチプレクサ、アナログコンパレータを
制御用とＡ−Ｄ変換用に共用するもので、詳しくは、Ａ
−Ｄ変換器及びコントローラをつざの（１）〜（４）の
とおりに構成するものである。

（１）つぎのａ　Ｎｆの要素を逐次比較型Ａ−Ｄ変換器
に備えるようにする。

ａ、Ｄ−Ａ変換器 ｂ、外部データを入力するアナログマルチプレクサ。

ｃ、上記Ｄ−Ａ変換器の出力と上記アナログマルチプレ
クサの出力を比較するアナログコンパレータ。

ｄ、上記アナログコンパレータの出力をとり出す制御出
力端。

ｅ、上記アナログコンパレータの出力を受けて、逐次、
デジタルデータを確定すると共に比較基準のデジタルデ
ータを生成し、該比較基準のデジタルデータを上”１Ｊ
）−Ａ変換器に供給するＡ−Ｄ変換デジタル部。

ｆ、上記Ａ−Ｄ変換デジタル部の最終確定デジタルデー
タをとり出すＡ−Ｄ変換出力端。

（２）つぎのａ〜ｈの要素をコントローラに備えるよう
にする。

ａ、所要データをラッチするラッチ。

ｂ、上記ラッチのデータをアナログデータに変換するＤ
−Ａ変換器。

ｃ、外部データを入力するアナログマルチプレクサ。

ｄ、上記Ｄ−Ａ変換器の出力と上記アナログマルチプレ
クサの出力を比較するアナログコンバレータ。

ｅ、上記アナログコンパレータの出力を入力するＰＷＭ
制御部。

ｆ、上記アナログコンパレータの出力を受けて、逐次、
デジタルデータを確定すると共に比較基準のデジタルデ
ータを生成し、該比較基準のデジタルデータを上記Ｄ−
Ａ変換器に供給するＡ−Ｄ変換デジタル部。

ｇ、上記Ａ−Ｄ変換デジタル部の最終確定デジタルデー
タをとり出すＡ−Ｄ変換出力端。

ｈ、上記Ｄ−Ａ変換器、アナログマルチプレクサ、アナ
ログコンパレータを、ＰＷＭ制御用またはＡ−Ｄ変換用
に時分割で切換えるタイミング制御部。

（３）上記（２）のコントローラにおいて、Ｐ　Ｗ　Ｍ
　Ｉ制御部は複数部からなり、時分割のタイミング周期
が個々のＰＷＭ制御部によって異なるようにする。

（４）マルチプロセッサ、メモリ、タイマ等のデジタル
回路と、上記（２）または（３）記載のコントローラと
をワンチップに集積してコントローラを構成する。

〔作用〕

上記（１）ないしく４）の構成で、制御部及び／又は逐
次比較型Ａ−Ｄ変換器として動作する。

上記（４）の構成で５更に、シーケンスコントローラ等
としても動作する。

〔実施例〕

以下に、本願発明を実施例で説明する。

第１図に、マイクロコンピュータと周辺のメモリ、タイ
マ等のディジタル回路と共にＤ−Ａ変換器、アナログコ
ンパレータ等のアナログ回路、ざらにＰＷＭ回路として
メインＰＷＭ回路１系統、サブＰＷＭ回路３回路を同一
チップ上に集積した、本願発明の一実施例であるコント
ローラの全体構成図である。複写機、プリンタのシーケ
ンス制御、電源制御等のほとんどの制御機能を本チップ
に集約させている。コントローラの構成は、ＣＰＵコア
を中心にデータメモリ、プログラムメモリ、割込み制御
等を内蔵するＣＰＵ３７部１と、リセット機能２．プロ
グラムの暴走を監視するためのウォッチドッグタイマ３
．ＣＰＵの情報を基にデジタル・アナログ変換を行うべ
きデータを格納する７ビツトラツチ２１〜２４゜Ｄ、−
Ａ変換器４、また、Ｄ−Ａ変換器４とアナログコンパレ
ータ回路５と共に用い、アナログ・デジタル変換器とし
て機能するＡ−Ｄ変換デジタル部、Ｄ−Ａ変換器、Ａ−
Ｄ変換ブロック等の各動作タイミングをつかさどるタイ
ミング制御器２５か配設され、さらに複数アナログ値を
アナログコンパレータ５の一方の入力とするために、マ
ルチプレクサ回路（以下ＭＰＸという）８が内蔵されて
いる。

Ａ−Ｄ変換は、複写機の定着サーミスタ、コピー濃度調
整用等のボリウムの各種電圧読取のために用いる。Ｄ−
Ａ変換器４は前記Ａ−Ｄ変換に用いると共に複写機の蛍
光灯調光＄１１　ｍ　、高圧制御等パルス幅変調（ＰＷ
Ｍ）回路のアナログコンパレータの基準電源として用い
ている。

現像ＡＣバイアス用駆動パルス発生器は、ＣＰＵ内部ク
ロックを分周するために４ビット分周器１５と、現像Ａ
Ｃバイアス用駆動パルスをデユーティ比５０％とするた
めに１／２分周器１４とを用いている。

ＰＷＭ回路１０〜１３は、低圧電源、蛍光灯調光制御、
高圧電源の制御に用いるが、低圧電源の制御にはデジタ
ル７ビツト構成のメインＰＷＭ回路１０を使用し、他の
ＰＷＭ回路は前記アナログコンパレータ５の出力結果が
直接ＰＷＭ出力となる構成となっているサブＰＷＭ回路
１１〜１３を使用する。また、低圧電源ル制御のメイン
ＰＷＭ回路１０は、電源異常時のＰＷＭ出力出力瞬時シ
ャツラダ９２機能っており、入力はコンパレータ９で構
成され、ある規定値を超えるＰＷＭ出力は、ただちにオ
フし回路を保護し複写機の安全性を高めている。

コントローラには他にボートとして、各種センサ入力や
コピースタート、コピー枚数の設定など、操作部キース
イッチ情報の入力用の入カボート１６や、モータ、ヒー
タ、ソレノイド等をコントロールする出力ポート１７、
表示用ＬＥＤドライブの為の出力ポート１９などがある
。

また工場、市場などで複写機の動作確認チエツクを行う
ためにチエッカを機械本体と接続するが、このためのシ
リアル通信用ボート１８なども存する。

ＭＰＸ８の入力は、前述の様に定着サーミスタ、濃度調
整用ボリューム等Ａ−Ｄ変換すべき信号とＰＷＭ制御す
べき低圧電源、高圧電源等の出力からのフィードバック
信号線である。また、ラッチ２１〜２４は、ＰＷＭ制御
すべき出力の基準電圧に相当するデジタルデータを０２
０３７部１から書込むことにより保持している。なお、
ラッチ２１〜２４の出力段はタイミング制御器２５から
の信号で保持内容を出力する３ステート構成になってい
る。

Ａ−Ｄ変換デジタル部６は、第２図に示すとおり、最終
結果を保持するためのラッチ３４．変換途中のデータを
保持するためのラッチ３３及び比較結果により変換デー
タを更新するロジック回路である演算器３１等より構成
されている。最終結果を保持するラッチ３４は、ラッチ
２１〜２４と同様の構成で０２０３７部１からセレクト
されることで、保持している内容をＣＰＵ側のデータバ
ス上に送出する。

ここで、Ａ−Ｄ変換動作とＰＷＭ動作の全体を詳述する
。

先づ、０２０３７部１は各ＰＷＭ出力の制御基準値をラ
ッチ２１〜２４に書き込み、又、メインＰＷＭ動作に必
要な各種データをメインＰＷＭ１０内のレジスタに書き
込む。ざらに、Ａ−Ｄ変換すべきアナログ入力チャンネ
ルデータをタイミング制御部２５内のラッチに書き込む
。

タイミング制御部２５は、先づラッチ２１をセレクトし
てＤ−Ａ変換Ｗｊ４にデータ、すなわち、メインＰＷＭ
ＩＯの制御基準値を出力し、Ｄ−Ａ変換器は、該データ
に基づいたアナログ電圧を発生する。それと同時に、Ｍ
ＰＸ８のメインＰＷＭ出力のフィードバック信号入力端
子を選択する。

Ｄ−Ａ変換器４の出力はアナログコンパレータ５の一方
の入力端に入力する。又、ＭＰＸ８の出力はアナログコ
ンパレータ５のもう一方の入力端に入力される。アナロ
グコンパレータ５は両入力を比較してＭＰＸＳ側の入力
がＤ−Ａ変換器４側の入力より高い場合はｈｉｇｈを、
低い場合はｌｏｗを出力する。アナログコンパレータ５
の出力は１ビツト×５構成のレジスタ（ラッチ）７に入
力される。タイミング制御部２５は、アナログコンパレ
ータ５の出力が充分に安定する時間の経過後、ラッチ７
におけるメインＰＷＭに相当する１ビツトを選択して比
較結果をラッチする。

次に、タイミング制御部２５は、ラッチ２２をセレクト
してＤ−Ａ変換器４にデータを出力し、同時にＭＰＸ８
のサブＰＷＭ１出力のフィードバック信号入力端子を選
択し、Ｄ−Ａ変換器４の出力とＭＰＸ８の出力をアナロ
グコンパレータ５に入力する。タイミング制御部２５は
、前述と同様にアナログコンパレータ５の出力が充分に
安定する時間の経過後、サブＰＷＭＩ出力に相当するラ
ッチ７の１ビツトを選択し比較結果ラッチさせる。

次にメインＰＷＭＩＯに対し、詳述と同様の動作を行い
、その次にサブＰＷＭＺ出力に対し同様の動作を行い、
以下、メイン、サブＰＷＭ３と同様の動作が繰り返され
る。これはメインＰＷＭの出力に対する比較動作が他の
サブＰＷＭ出力に対して高速を要求されるからである。

その次にメインの動作を行い、次にＡ−Ｄ変換に対する
動作を行い、以上の一巡の動作が繰り返し行われる。

すなわち、メイン→サブ０→メイン→サブ１→メイン→
サブ２→メイン→Ａ−Ｄを１サイクルとして、これを順
次繰り返す。

ここでＡ−Ｄ変換動作について詳しく述べる。

第２図において、ラッチ３３は変換途中のデータを格納
するラッチ、ラッチ３４は最終変換結果を格納するラッ
チであり、ラッチ３３．３４は。

３ステートのバッファを通して各々データバス。

Ｄ−Ａデータバスに出力されている。また、ラッチ３０
は変換作業用のワークレジスタである。

今、先づイニシャル信号生成回路３５が動作したとする
と、イニシャル回路３２が動作して’　１００００００
°Ｂという値をラッチ３３に出力し、ここでラッチイネ
ーブルがｈｉｇｈになりラッチ３３に上記の値をロード
し、ラッチイネーブルがｌｏｗになりロードした値がラ
ッチ状態となるとする。

次に、Ａ−Ｄサイクルが来たときタイミング制御部２５
はＡ−Ｄ選択信号をｈｉｇｈにし、ラッチ３３の３ステ
ートバツフアをオンしラッチ３３の内容すなわち１００
００００°ＢをＤ−Ａデータバスに送出し、同時にラッ
チ３０をイネーブルにして、上記の値をラッチ３０にロ
ードする６また、この値はＤ−Ａ変換器４に送出され、
Ｄ−Ａ変換され、Ｄ−Ａ変換されたアナログ電圧はアナ
ログコンパレータ５の一方の端子に入力される。このと
き、アナログコンパレータ５のもう一方の端子は、タイ
ミング制御部２５の信号によりＡ−Ｄ変換されるべきア
ナログ入力（この場合８チヤネル）のうちの１入力を選
択するようＭＰＸ８が駆動され入力されている。

アナログコンパレータ５の比較結果はアナログ入力がＤ
−Ａ変換値より高い場合“１”、低い場合は０”として
、レジスタ７を通してＡ−Ｄ変換デジタル部６に入力さ
れ、演算器３１に供給される。演算器３１は入力すなわ
ちラッチ３０の出力のうち１”がセットされているビッ
トのうちの最下位ビットについて比較結果を反映し、新
しいデータとして出力する。又、同時に“１”がセット
されているビットのうちの最下位のビットの次の低位の
ビットすなわちここではビット５を強制的に“１“にし
て新しいデータとして出力し、残りのビットは入力をそ
のまま新しいデータとして出力する。すなわち、この場
合ラッチ３０の出力は°ｔｏｏｏｏｏｏ°Ｂであるので
演算器３１は比較結果を最上位ビットＭＳＨに反映し、
比較結果がｈｉｇｈのとき“１ｎをｌｏｗ（７）とｆｉ
“０″をＭＳＢとして生成し、さらに演算器３１の入力
が１００００００°ＢであるのでＭＳＨの次のビットを
強制的に“１”にする為、新しいデータとじて”　Ｘ６
１０００００’Ｂ　（ＸＢは比較結果により確定する“
１”又は“０”）を新しいデータとして生成する。イニ
シャル信号生成回路３５はこのときは動作せず、依って
イニシャル回路３２も同様に動作せず、演算器３１の出
力はそのままラッチ３３に入力され、アナログコンパレ
ータ５の出力が充分安定になったとき発生するラッチイ
ネーブルパルスがｈｉｇｈになることでラッチ３３にロ
ードされ、さらに、ラッチイネーブルがｌｏｗになると
ラッチされる。また、このときはまだラッチ３４のイネ
ーブル信号は動作しない。

次にＡ−Ｄ変換サイクルが来たとき、前回と同様にタイ
ミング制御部２５は、Ａ−Ｄ選択信号を駆動し、ラッチ
３３の内容すなわち°Ｘ６１０００００°ＢをＤ−Ａデ
ータバスに送出し、同時にラッチ３０にロードする。ま
た、その値はＤ−Ａ変換器４でＤ−Ａ変換され、Ｄ−Ａ
変換値はアナログコンパレータ５に入力され、また、Ａ
−Ｄ変換されるべきアナログ入力をアナログコンパレー
タ５のもう一方の端子に入力される。演算器３１は入力
’　Ｘ６１０００００’Ｂのうち”１“がセットされて
いるビットのうちの最下位ビットすなわちビット５に比
較結果を反映させ、ビット５のデータとしてＯ″または
“１″を出力する。また、“１”がセットされている最
下位ビットの次の低位のビット、この場合ビット４を強
制的に“１”として出力し、残りのビットをそのまま出
力する。すなわち、’　ＸａＸｓｌＯＯＯＯｏＢ（Ｘ、
は前回のＡ−Ｄサイクルで確定した“１”又は“０“、
×５は今回のＡ−Ｄサイクルで確定した”１”又は”０
”）を新しいデータとして出力する。イニシャル信号生
成回路３５は今サイクルでも動作せず、依ってイニシャ
ル回路３２も同様に動作せず、演算器３１の出力はその
ままラッチ３３に入力され、ラッチイネーブルパルスに
よりラッチ３３にロードされラッチされる。また、今回
もラッチ３４のイネーブル信号は動作しない。

以上の動作をＡ−Ｄサイクルが来る毎にビット１まで行
う。

次にビット０が“１”になったとき、すなわち、ビット
６〜ビツト１まで確定し、ビットＯ（最下位ビットＬＳ
Ｂ）を確定するＡ−Ｄサイクルの動作を説明する。

Ａ−Ｄ選択信号を駆動しラッチ３３の内容すなわち°Ｘ
１１Ｘ５Ｘ４Ｘ３Ｘ２ＸＩＩ’ＢをＤ−Ａデータパスニ
送出し、同時にラッチ３０にロードし、さらにその値を
Ｄ−Ａ変換しアナログ電圧値にしてアナログコンパレー
タ５に入力し、また、Ａ−Ｄ変換されるべきアナログ入
力をＭＰＸ８で選択してアナログコンパレータ５のもう
一方の端子に入力し、その比較結果を演算器３１に入力
し、演算器３１が“１”がセットされている最下位ビッ
トすなわちＬＳＢ（ビット０）に比較結果を反映させビ
ット０のデータとして、“０″又は“１″を確定するま
では、他のビットを確定するそれまでのＡ−Ｄサイクル
の動作と同様である。また、ビット０以外のビットはそ
のまま出力されるのも同様である。すなわち確定データ
としてして’　Ｘ６ＸＳＸ４Ｘ３Ｘ２ＸＩＸＯ°Ｂとし
て出力される。

さて、このサイクルですべてのビットが確定した為、ラ
ッチイネーブル信号によりラッチ３４のイネーブルが動
作し、ラッチ３４に確定データがロードされる。全ビッ
ト確定は、ラッチ３０のビットＯ出力が“１”である為
、ビット０の比較結果安定時に発生するラッチイネーブ
ルパルスとの論理積をアンドゲート３６でとって判定で
きる。

また、ラッチ３０のビット０が“ｌ”のときは、Ａ−Ｄ
変換の全ビット比較動作終了フラグである為、次のＡ−
Ｄサイクルは最上位からＡ−Ｄ変換動作を再開するよう
に、イニシャル信号生成回路３５が動作し、イニシャル
回路３２を動作させる、イニシャル回路３２は１０００
０００°Ｂを出力し、ラッチイネーブル信号によりラッ
チ３３にロードされる。

以上により、７ビツトの一連のＡ−Ｄ変換動作が完了す
る。

なお、リセット時は各ラッチデータが不定である為、全
ビットが０の場合、イニシャル信号生成回路３５は強制
的に動作し１００００００’Ｂをラッチ３３に出力し、
リセット時、７ビツトのうちどこかにビットが立ってい
ると、そのビットのうちの最下位ビットからＡ−Ｄ動作
を行い、ＬＳＢまでＡ−Ｄ動作性ないイニシャル信号生
成回路３５を動作させる。すなわち、一連のＡ−Ｄ変換
動作のリセット後の一回目はＡ−Ｄ変換結果が不定にな
る可能性があるが、常時、ラッチ３４の内容はリフレッ
シュされる為実害は無い。なお、これを回避するには、
ラッチ３０をリセット信号で強制的に“０″又は“００
００００１″等に設定すれば良い。

ラッチ３４の内容は、ＣＰＵ側から送出されるアドレス
をデコードしたＡ−Ｄレジスタ選択信号がアクティブに
なることでデータバスに送出され、ｃｐｕに読込まれる
。

また、Ａ−Ｄレジスタ選択信号とラッチ３４のラッチイ
ネーブル信号（ラッチ３４のＧ入力）とは競合しないよ
うにすることは言うまでも無い。

なお、演算器３１入力からラッチ３３までの遅れ時間が
充分に見込める場合、またロラツチ３０のかわりに低チ
ップ面積の遅延、Ｉ　７−を構成することで、ラッチ３
３のロードパルス（ラッチイネーブル信号）を細いパル
スにすれば、ラッチ３０を省略することができ、さらに
チップ集積面積を低減できる。

また、アナログコンパレータ５のアナログ出力をそのま
ま誤差信号としてフィードバック制御に用いることがで
きる。

更に、Ａ−Ｄ変換機能部分をワンチップ化し、そのアナ
ログコンパレータに制御出力端子を設けたものは、汎用
性があ７て大量生産向きであり、低価格化が期待できる
。

（発明の効果） 以上説明したように、本願の各発明によれば、Ｄ−Ａ変
換器、ＭＰＸ、アナログコンパレータを制御部とＡ−Ｄ
変換器とで共用しているので、回路規模が小さくでき、
また装置が低価格にでき、複写機、プリンタ等が小型化
、低価格化できる。

また、請求項３の発明によれば、時分割のタイミング周
期をＰＷＭ制御部に応じて異ならせることにより時分割
動作による制御績度の低下を阻止することができる。請
求項４の発明によれば、シーケンスコントロール、各種
入力のＡ−Ｄ変換。

各電源の制御等の機能をワンチップで行うことができ複
写機、プリンタ等が小型化、低価格化できる。

【図面の簡単な説明】

第１図は、本願発明の一実施例のブロック図、第２図は
同実施例のＡ−Ｄ変換デジタル部６の詳細図である。 ４−・・・・Ｄ−Ａ変換器 ５−＝−アナログコンパレータ ６・・・・−Ａ−Ｄ変換デジタル部 ８−−−−−アナログマルチプレクサ（ＭＰＸ）１０〜
１３・−・−Ｐ　Ｗ　Ｍ回路

Claims (4)

【特許請求の範囲】
1. （１）つぎのａ〜ｆの要素を備えていることを特徴とす
   る逐次比較型Ａ−Ｄ変換器。 ａ、Ｄ−Ａ変換器 ｂ、外部データを入力するアナログマルチプレクサ。 ｃ、上記Ｄ−Ａ変換器の出力と上記アナログマルチプレ
   クサの出力を比較するアナログ コンパレータ。 ｄ、上記アナログコンパレータの出力をとり出す制御出
   力端。 ｅ、上記アナログコンパレータの出力を受けて、逐次、
   デジタルデータを確定すると共 に比較基準のデジタルデータを生成し、該 比較基準のデジタルデータを上記Ｄ−Ａ変 換器に供給するＡ−Ｄ変換デジタル部。 ｆ、上記Ａ−Ｄ変換デジタル部の最終確定デジタルデー
   タをとり出すＡ−Ｄ変換出力端。
2. （２）つぎのａ〜ｈの要素を備えていることを特徴とす
   るコントローラ。 ａ、所要データをラッチするラッチ。 ｂ、上記ラッチのデータをアナログデータに変換するＤ
   −Ａ変換器。 ｃ、外部データを入力するアナログマルチプレクサ。 ｄ、上記Ｄ−Ａ変換器の出力と上記アナログマルチプレ
   クサの出力を比較するアナログ コンパレータ。 ｅ、上記アナログコンパレータの出力を入力するＰＷＭ
   制御部。 ｆ、上記アナログコンパレータの出力を受けて、逐次、
   デジタルデータを確定すると共 に比較基準のデジタルデータを生成し、該 比較基準のデジタルデータを上記Ｄ−Ａ変 換器に供給するＡ−Ｄ変換デジタル部。 ｇ、上記Ａ−Ｄ変換デジタル部の最終確定デジタルデー
   タをとり出すＡ−Ｄ変換出力端。 ｈ、上記Ｄ−Ａ変換器、アナログマルチプレクサ、アナ
   ログコンパレータを、ＰＷＭ制御 用またはＡ−Ｄ変換用に時分割で切換える タイミング制御部。
3. （３）ＰＷＭ制御部は複数部からなり、時分割のタイミ
   ング周期が個々のＰＷＭ制御部によって異なることを特
   徴とする請求項２記載のコントローラ。
4. （４）マルチプロセッサ、メモリ、タイマ等のデジタル
   回路と、請求項２または請求項３記載のコントローラと
   がワンチップに集積されていることを特徴とするコント
   ローラ。