JPS6150281A - メモリ - Google Patents
メモリInfo
- Publication number
- JPS6150281A JPS6150281A JP60164120A JP16412085A JPS6150281A JP S6150281 A JPS6150281 A JP S6150281A JP 60164120 A JP60164120 A JP 60164120A JP 16412085 A JP16412085 A JP 16412085A JP S6150281 A JPS6150281 A JP S6150281A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- pin
- chip
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ人出力を他のアドレス入出力等と共用し
て、メモリの所要ピン数を減らし、又メモリのテストに
要する時間を減少するためのものである。
て、メモリの所要ピン数を減らし、又メモリのテストに
要する時間を減少するためのものである。
従来は第１図のように、アドレスＡ。−Ａ７ビンとデー
タ入出力Ｄ ｉ ｒ Ｄ Ｏビシが分離していた。
タ入出力Ｄ ｉ ｒ Ｄ Ｏビシが分離していた。
しかしメモリが大容量になるにつれて、チップを複数個
に分割してサブチップにして、これらサブチップのそれ
ぞれにＤｏ、Ｄエピンを設けて。
に分割してサブチップにして、これらサブチップのそれ
ぞれにＤｏ、Ｄエピンを設けて。
ＤＯ＋Ｄｉを並列処理して、１個のＬＳＩとしてみた鳴
合のテスト時間を短縮する必要がある。しかしこのまま
ではり。、Ｄ□ピンが増大してＬＳＩを収′ｄするパッ
ケージの所要ピン数も増大し、その結果パンケージの寸
法が犬になり、ユーザにおける実装密度が急激に減少す
るという欠点があった。 − 尚、本発明とは全く異なるが、一種の共用という概念を
用いた例として、特開昭４８−３５７３６号公報がある
。当該公報の第３５４頁に記載の特許５１′Ｊ求の範囲
第１３項や、Ｆｊ４．３２ａに、共通母木“；（に、低
位アドレス、ＷＲＩ Ｔデータ等のデータを順次伝送す
る技術が開示されている、しかしながら当該技術は、各
チップ間の共通配線であり、共用することが当然であり
本発明の如く、チップ内部の端子の共用という点では、
全く関係しない技術である。又、当然のことながら、テ
ス１〜ｌｌＮ１゛と実使用時という概念も全くないもの
である。」 〔発明の目的〕 本発明は上述の欠点を除くことを目的とする。
合のテスト時間を短縮する必要がある。しかしこのまま
ではり。、Ｄ□ピンが増大してＬＳＩを収′ｄするパッ
ケージの所要ピン数も増大し、その結果パンケージの寸
法が犬になり、ユーザにおける実装密度が急激に減少す
るという欠点があった。 − 尚、本発明とは全く異なるが、一種の共用という概念を
用いた例として、特開昭４８−３５７３６号公報がある
。当該公報の第３５４頁に記載の特許５１′Ｊ求の範囲
第１３項や、Ｆｊ４．３２ａに、共通母木“；（に、低
位アドレス、ＷＲＩ Ｔデータ等のデータを順次伝送す
る技術が開示されている、しかしながら当該技術は、各
チップ間の共通配線であり、共用することが当然であり
本発明の如く、チップ内部の端子の共用という点では、
全く関係しない技術である。又、当然のことながら、テ
ス１〜ｌｌＮ１゛と実使用時という概念も全くないもの
である。」 〔発明の目的〕 本発明は上述の欠点を除くことを目的とする。
本発明は、素子のピン数を減少させ、実装密度を向上さ
せることを目的とする。
せることを目的とする。
本発明は、メモリのテスト時間を減少させることを目的
とする。
とする。
上記目的を達成する為に本発明では、アドレス入力ピン
と情報出力ピンを共通に設け、これを時間的に異った時
に使用するものである。
と情報出力ピンを共通に設け、これを時間的に異った時
に使用するものである。
更に本発明では、デス１一時における出力を、実使用時
におけるよりも多くし、テスト時間の短縮１ 、、。
におけるよりも多くし、テスト時間の短縮１ 、、。
ａｔｏ”ｃあう。
実施例１゜
以下、実施例に従って、本発明を説明する。
通常のメモリではアドレス（＝号は、そのＬＳＩに外部
からクロック信号を人力して、そのＬＳＩが選択さ、ｈ
でから、ある短時間（いわゆるアドレスボールドタイム
ＴＡＨ）しか必要でない、また通常Ｄ□、［）０の信号
が有効な期間はＴＡＨ以降である。したがってアドレス
ピンと、Ｄ Ｏｔ Ｄ Ｌピンを共用して、時間的にそ
のピンの役割を変えればよい。第２図はそのための実施
例で、Ｄ ＯｒＤ、をそれぞれＡｏ、Ａ工で共用し、一
種のクロッ９４８号φ０．φ□、φ２でゲートＱｏ、Ｑ
ｏ。
からクロック信号を人力して、そのＬＳＩが選択さ、ｈ
でから、ある短時間（いわゆるアドレスボールドタイム
ＴＡＨ）しか必要でない、また通常Ｄ□、［）０の信号
が有効な期間はＴＡＨ以降である。したがってアドレス
ピンと、Ｄ Ｏｔ Ｄ Ｌピンを共用して、時間的にそ
のピンの役割を変えればよい。第２図はそのための実施
例で、Ｄ ＯｒＤ、をそれぞれＡｏ、Ａ工で共用し、一
種のクロッ９４８号φ０．φ□、φ２でゲートＱｏ、Ｑ
ｏ。
Ｑ□、Ｑ工を制御した例である６アドレスピン号が有効
な期間では、φ０のみオンにし、Ｄｏが有効な期間では
φ、のみオンにし、またり、が有効な期間ではφ２のみ
をオンにすればよい、これによりＡ。−Ａ７だけのピン
数でＤｉ＋ＤＯも設けたことになる。
な期間では、φ０のみオンにし、Ｄｏが有効な期間では
φ、のみオンにし、またり、が有効な期間ではφ２のみ
をオンにすればよい、これによりＡ。−Ａ７だけのピン
数でＤｉ＋ＤＯも設けたことになる。
実施例２゜
通常り、とＤｏは同時に有効である必要はないから、第
３図のように、クロック（ε号φ０．φ１゜φ２でゲー
トＱｚ、Ｑ３．Ｑａを制御することによりＡＯ＋ＤＯ＋
Ｄ工で１本のピンを共用することもできる。なおφ０〜
φ２は外部から印加しなくてもチップＣＨＩＰ内部で発
生した４８号でもよい。このように植成すれば、アドレ
ス入力端子数と同じだけのＤｏを設けられ、特に効果が
ある。
３図のように、クロック（ε号φ０．φ１゜φ２でゲー
トＱｚ、Ｑ３．Ｑａを制御することによりＡＯ＋ＤＯ＋
Ｄ工で１本のピンを共用することもできる。なおφ０〜
φ２は外部から印加しなくてもチップＣＨＩＰ内部で発
生した４８号でもよい。このように植成すれば、アドレ
ス入力端子数と同じだけのＤｏを設けられ、特に効果が
ある。
実施例３゜
この実施例は、一般のダイナミックランダムアクセスモ
リに用いられている差動、の出力を有する場合である。
リに用いられている差動、の出力を有する場合である。
第４図は１個のＬＳＩから、差動の１８号出力Ｄ Ｏ＋
Ｄ Ｏが出る場合の実施例である。１個のピンをＤｏ
とＡ工とで、ＤｏとＡｏとで共用すればよい。
Ｄ Ｏが出る場合の実施例である。１個のピンをＤｏ
とＡ工とで、ＤｏとＡｏとで共用すればよい。
実施例４゜
この実施例は、メモリをテストする際に出力できる数を
増加し、テスト時間の短縮を図るものである。
増加し、テスト時間の短縮を図るものである。
第５図は、メモリＬＳＩをテストする際にのみ。
外部電源電圧Ｖｃｃ（通常使用時には５Ｖ）をＯｖにし
て、アドレスＡ、と、テスト時にのみ有効なデータ出力
Ｄｏ′を共通にでるようにした例である。
て、アドレスＡ、と、テスト時にのみ有効なデータ出力
Ｄｏ′を共通にでるようにした例である。
ここでＤＢは周知のプッシュプル型ＴＴＬレベルのＤｏ
バッファ回路で、実使用時には常にＱＢＩＱＩＯのいす
九かがオンになる動作をする。ＡＤＳはこれまで説明し
てきたように、ＭＡからのデータ出力１） 、 ’
とアドレス信号を切り換える回路である。通常の実使用
時にはＶｃｃ＝５Ｖであるから、φ、がオンとなっても
Ｑ ｕのゲートは低電圧（Ｎ−ＭＯＳの例）であるため
にＱ□□はオフとなる。
バッファ回路で、実使用時には常にＱＢＩＱＩＯのいす
九かがオンになる動作をする。ＡＤＳはこれまで説明し
てきたように、ＭＡからのデータ出力１） 、 ’
とアドレス信号を切り換える回路である。通常の実使用
時にはＶｃｃ＝５Ｖであるから、φ、がオンとなっても
Ｑ ｕのゲートは低電圧（Ｎ−ＭＯＳの例）であるため
にＱ□□はオフとなる。
したがってＡＤＳは常にＡｏ用の単なる論理ゲートとし
て働くだけである。一方ＭＡからのり。′はＤＢによっ
て、正常なＴＴＬレベルのＤｏとなって外部に出力する
。またメモリ（ＣＨＩ Ｐ）が良品かどうかをテストす
る場合にはＶｃｃを０にし。
て働くだけである。一方ＭＡからのり。′はＤＢによっ
て、正常なＴＴＬレベルのＤｏとなって外部に出力する
。またメモリ（ＣＨＩ Ｐ）が良品かどうかをテストす
る場合にはＶｃｃを０にし。
Ｄｏは無効端子とし、その代りにＡＤＳ内のＱＬＸはφ
□をオンすることによって導通するから。
□をオンすることによって導通するから。
ＡＤＳはＭＡからの出力Ｄｏ′とＭＡに入力するアドレ
スＡｏを、切り換える動きをする。
スＡｏを、切り換える動きをする。
この実施例の考え方は、たとえば第６図のように、チッ
プ内を４個のサブメモリアレー？ｖＩＡｏ〜ＭＡ３に分
けて、各メモリアレーＭ Ａ □ −Ｍ Ａ ：１から
の出力０００′〜Ｄ０３′を並列処理して、テスト時間
を短扁する場合に有効である。すなわち、通常使用する
場合には、４個の出力Ｄｏ′〜Ｄ３′の中で、２個のア
ドレス信号を用いたデコード機能をもつＤＳで選択され
た１個のデータ出力Ｄｏを利用する。一方ＬＳＩをテス
トする場合にはＶｃｃをＯｖにして、アドレスピンと共
用した４個のデータ出力Ｄｏ′〜Ｄ３′ を利用する。
プ内を４個のサブメモリアレー？ｖＩＡｏ〜ＭＡ３に分
けて、各メモリアレーＭ Ａ □ −Ｍ Ａ ：１から
の出力０００′〜Ｄ０３′を並列処理して、テスト時間
を短扁する場合に有効である。すなわち、通常使用する
場合には、４個の出力Ｄｏ′〜Ｄ３′の中で、２個のア
ドレス信号を用いたデコード機能をもつＤＳで選択され
た１個のデータ出力Ｄｏを利用する。一方ＬＳＩをテス
トする場合にはＶｃｃをＯｖにして、アドレスピンと共
用した４個のデータ出力Ｄｏ′〜Ｄ３′ を利用する。
以上からデータ入出力信号と、アドレスピンを共用する
ことによって所要ピン数が減少でき、ＬＳＩパッケージ
の所要ピン数も減少する結果、ユーザにおける実装密度
が向上することは自明で、 ８；ｂ″’Ｊ ８
、 ； −’ｌ （８％ ｔｘ ７ Ｆ Ｌ／”１１８
３”０“０イ３号とで共用できることも自明である。ま
た第４゜５．６図ではアドレス信号とＤＯのみを共用し
たが、第３図からも明らかなように、アドレス信号とり
、、あるいはアドレス信号とり、とＤｏを共用できる。
ことによって所要ピン数が減少でき、ＬＳＩパッケージ
の所要ピン数も減少する結果、ユーザにおける実装密度
が向上することは自明で、 ８；ｂ″’Ｊ ８
、 ； −’ｌ （８％ ｔｘ ７ Ｆ Ｌ／”１１８
３”０“０イ３号とで共用できることも自明である。ま
た第４゜５．６図ではアドレス信号とＤＯのみを共用し
たが、第３図からも明らかなように、アドレス信号とり
、、あるいはアドレス信号とり、とＤｏを共用できる。
第１１￥１は従来例、第２図〜第６図はデータ入出力を
他の機能のピンと共用した本発明の実施例。 符号の説明 ＣＨＩＰ：チップ ＳＡ：センスアンプ ＭＡ、ＭＡｏ−ＭＡ、：メモリアレー ■＝電源電圧 ＤＳ＝サブアレーからのデータ出力Ｉ）ｏｏ〜ＤＯ３の
中の１個のデータだけを、アドレス４３号を用いて選択
的に出力する回路。 代理人 弁理士 小 川 勝 男 第 １ 万 筒２ 話 第５ 回 Ｍム ２
他の機能のピンと共用した本発明の実施例。 符号の説明 ＣＨＩＰ：チップ ＳＡ：センスアンプ ＭＡ、ＭＡｏ−ＭＡ、：メモリアレー ■＝電源電圧 ＤＳ＝サブアレーからのデータ出力Ｉ）ｏｏ〜ＤＯ３の
中の１個のデータだけを、アドレス４３号を用いて選択
的に出力する回路。 代理人 弁理士 小 川 勝 男 第 １ 万 筒２ 話 第５ 回 Ｍム ２
Claims (1)
- 【特許請求の範囲】 １、チップ上に設けられた複数のメモリセルを有するサ
ブメモリーアレーを少なくとも２個有し、複数のアドレ
ス入力端子を有し、上記サブメモリーアレーからの情報
の出力を並列処理可能なメモリにおいて、上記アドレス
入力端子と上記並列出力する端子が共用して設けられ、
該共用して設けられた端子にはアドレス入力端子又は並
列出力する端子のいずれかを選択する手段を有すること
を特徴とするメモリ。 ２、上記選択手段は、上記チップ内で発生させられた信
号により制御させられてなることを特徴とする特許請求
の範囲第１項記載のメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164120A JPS6150281A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164120A JPS6150281A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10669176A Division JPS5332634A (en) | 1976-09-08 | 1976-09-08 | Memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150281A true JPS6150281A (ja) | 1986-03-12 |
Family
ID=15787127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164120A Pending JPS6150281A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150281A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482400A (en) * | 1987-09-22 | 1989-03-28 | Nec Corp | Dynamic rom holding time measuring circuit |
| JPH0223600A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | ダイナミックｒｏｍのデータ読出し回路 |
| JPH02177190A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | メモリ装置 |
| US5124836A (en) * | 1989-12-25 | 1992-06-23 | Olympus Optical Co., Ltd. | Real image mode finder optical system |
| JPH0917976A (ja) * | 1995-05-25 | 1997-01-17 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| US6049500A (en) * | 1988-11-01 | 2000-04-11 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US6212089B1 (en) | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| EP1879196A1 (en) * | 2006-07-12 | 2008-01-16 | Fujitsu Limited | Semiconductor memory with data-address multiplexing on the address bus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3939452A (en) * | 1972-07-14 | 1976-02-17 | Ing. C. Olivetti & C., S.P.A. | Desk-top electronic computer with MOS circuit logic |
-
1985
- 1985-07-26 JP JP60164120A patent/JPS6150281A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3939452A (en) * | 1972-07-14 | 1976-02-17 | Ing. C. Olivetti & C., S.P.A. | Desk-top electronic computer with MOS circuit logic |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482400A (en) * | 1987-09-22 | 1989-03-28 | Nec Corp | Dynamic rom holding time measuring circuit |
| JPH0223600A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | ダイナミックｒｏｍのデータ読出し回路 |
| US7203101B2 (en) | 1988-11-01 | 2007-04-10 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US6515913B2 (en) | 1988-11-01 | 2003-02-04 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US7499340B2 (en) | 1988-11-01 | 2009-03-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US6049500A (en) * | 1988-11-01 | 2000-04-11 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US6160744A (en) * | 1988-11-01 | 2000-12-12 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US7016236B2 (en) | 1988-11-01 | 2006-03-21 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US6335884B1 (en) | 1988-11-01 | 2002-01-01 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US6657901B2 (en) | 1988-11-01 | 2003-12-02 | Hitachi, Ltd. | Semiconductor device formed in a rectangle region on a semiconductor substrate including a voltage generating circuit |
| JPH02177190A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | メモリ装置 |
| US5124836A (en) * | 1989-12-25 | 1992-06-23 | Olympus Optical Co., Ltd. | Real image mode finder optical system |
| JPH0917976A (ja) * | 1995-05-25 | 1997-01-17 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| US6212089B1 (en) | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| EP1879196A1 (en) * | 2006-07-12 | 2008-01-16 | Fujitsu Limited | Semiconductor memory with data-address multiplexing on the address bus |
| US7684258B2 (en) | 2006-07-12 | 2010-03-23 | Fujitsu Microelectronics Limited | Semiconductor memory and controller with time-shared mode for row address, column address and data mask signals inputted via address terminals |
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