JPH02177330A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の口約］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関し、特にバイポー
ラ型又はＭＯＳ型のＩＣ，ＬＳＩなどの素子間分離技術
を改良した製造方法に係る。

（従来の技術） 従来、半導体装置特にバイポーラＩＣの製造工程での素
子間分離方法としては、ｐｎ接合分離。

選択酸化法が一般的に用いられている。この方法を、バ
イポーラ縦形ｎｐｎ　トランジスタを例にして以下に説
明する。

まず、第１（ａ）図に示す如くｐ型シンフン基板ｌに高
濃度のｎ型の埋込み領域２を選択的に形成し、次いで、
ｎ型の半導体層３をエビタキシャル成長させ、選択酸化
のための約１０００人程度のシリコン酸膜４を形成し、
その上に厚さ約１０００人の耐酸化性のシリコン窒化膜
を堆積する。つづいて、シリコン酸化膜４とシリコン窒
化膜５を写真蝕刻法によりバターニングしてシリコン酸
化膜パターン４ａ、　４ｂ、シリコン窒化膜パターン５
ａ、　５ｂを形成する。ひきつづき、このシリコン酸化
膜パターン４ａ、　４ｂ、シリコン窒化膜パターン５ａ
、　５ｂをマスクとして、ｎ型の半導体層３を約５００
０人程度シリコンエッチし、さらに同パターン４．ａ、
　４ｂ、　５ａ、　５ｂをマスクとして、ボロンのイオ
ン・インブランティジョン法にて、ｐ型の領域６ａ、６
ｂを形成した（第１図（Ｃ）図示）。次いで、スチーム
あるいはウェットの雰囲気で熱酸化を行ない、選択的に
約１μ程度のシリコン酸化膜７ａ〜７Ｃを成長させた（
第１図（ｄ）図示）。つづいて、シリコン窒化膜パター
ン５ａ、　５ｂを、例えば、熱リン酸にて除去しシリコ
ン窒化膜パターン５ａ直下の領域にボロンのイオン・イ
ンブランチ−シコンを行ない、ベース領域８を形成し、
さらにエミッタとなるｎ型の領域９とコレクタの電極引
き出しのためのｎ型領域１０等をヒ素のイオン・インブ
ランティジョンで形成し、あらかじめ形成されているシ
リコン酸化膜パターン４ａにコンタクトの窓を開口した
後、エミッタ電極１．Ｌベース電極Ｉ２およびコレクタ
電極１３を形成して縦型ｎｐｎトランジスタを造った。

（第１図（ｅ）図示）。この場合、ｎｐｎ）ランジスタ
の素子分離は、約１μの厚みのフィールド酸化膜７ａ。

７ｃとｐ型頭域６ａ、　６ｂ等とを併用することによっ
て実現しているが、ｎ型の半導体層６の厚みが約１〜２
μ程度であれば、選択酸化法によるフィールド酸化を直
接ｐ型の基板１に接触させ、素子分離することができる
。また、フィールド酸化膜で直接素子分離する場合でも
、素子間のリーク電流防止のために、ｐ型基板ｌとフィ
ールド酸化膜との間に、チャンネル・ストップ用のｐ型
の不純物のイオン・インプラティジョンを行なっておく
ことが好ましい。

しかしながら、上述した従来の選択酸化法を用いてバイ
ポーラＩＣを製造する方法にあっては次に示すような種
々の欠点があった。

第２図はＳｉ、Ｎ、パターン５ａ、　５ｂをマスクにし
てフィールド酸化膜７ａ、　７ｂを形成した時の断面構
造を詳しく描いたものである。ただし、第２図では、半
導体層３のンンコンエッチングは、行なっていない。一
般に選択酸化法ではフィールド酸化膜７ｂが５ｉｓＮ４
パターン５ａの下の領域に喰い込んで成長することが知
られている（同第２図のＦ領域）。これはフィールド酸
化中に酸化剤がＳｉ、Ｎ４パターン５ａ下の薄い５ｉ０
２１模４ａを通して拡散していくために酸化膜が形成さ
れる部分Ｄ１いわゆるバードビークとフィールド酸化膜
７ｂの厚い部分が横方向にも回り込んだ部分Ｅとからな
る。Ｆの長さはたとえばＳｉ、Ｎ４パターン５ａの厚さ
が１０００人、その下の５ｉｎ２膜４ａが１０００人の
条件で１μ厘の膜厚のろフィールド酸化膜７ｂを成長さ
せた場合約１μ四に達する、このため、フィールド領域
の巾Ｃは５ｔ３Ｎ、パターン５ａ、　５ｂ間の距１ｌＩ
ｉＡを２μ腸とすると、Ｆが１μ］であるから４μ−以
下に小さくできずＬＳＩの集積化にとって大きな妨げと
なる。このようなことから、最近、Ｓｉ、Ｎ４パターン
　５ａ　、　５ｂを厚くし、この下のＳ　ｉ　ＯＪ膜を
薄くしてバードビーク（図中のＤ部分）を抑制する方法
やフィールド酸化膜７ｂの成長膜厚を薄くしフィールド
酸化膜の喰い込みＦを抑制する方法が試みられている。

しかし、前者ではフィールド端部におけるストレスが大
きくなり、欠陥が生じ易くなり、後者ではフィールド反
転電圧低下およびフィールド部での配線容量の増大など
の問題があり、選択酸化法による高集禎化には限界があ
る。

上述したバーズビーク等が生じると、次のような問題点
が起きる。これを第３（ａ）図、第３（ｂ）図に示す従
来の選択酸化法によるバイポーラ・トランジスタの製造
工程により説明する。

第３（ａ）図のように、ｎ型のコレクタ領域となる半導
体層２Ｉの表面に、従来の選択酸化法にて、シリコン酸
化膜２２ａ、　　２２ｂを形成し、この酸化膜をマスク
として、ボロンのイオン・インブランティジョン法にて
、ｐ型のベース領域２３を形成した。

次いで、第３（ｂ）図の様に、ｎ型のエミッター領域を
拡散法あるいは、イオン・インブランティジョン法にて
、形成した。ここにシリコン酸化膜２４は電極取り出し
のための絶縁膜である。この様な従来の選択酸化法によ
る製造方法の問題点は、主に、形成されたシリコン酸化
膜２２ａ、　　２２ｂ等の、いわゆるバード・ピークの
形状とバード・ピーク近傍の゛ト導体領域ストレスとそ
れによる欠陥の発生に起因している。まずベース領域２
３の形状においては、ボロンのイオン拳インブランティ
ジョンによるベース接合の″＋’−導体主表面からの深
さをＣ。

バード・ピーク直下のベース接合の深さをＤとすると、
Ｃに比べて、バード・ピークの酸化膜の厚みだけ、Ｄの
値が小さくなる。さらに、製造工程中のエツチング処理
にて、シリコン酸化膜の表面かエツチングされるため、
Ｄの値はさらに小さくなる。このため、前記バード・ピ
ークの先端部にベース取り出し用のＡｇ電極を形成する
と、Ａｇとシリコンとの反応にて、Ａｇがベース領域を
貫通し、素子の不良の原因となる。また、半導体基板主
表面の直下のトランジスタのベース幅をＡ。

バード・ピーク直下のベース幅をＢとすると、前述のよ
うにバード・ピーク部のベースの深さが浅いことと、製
造中のエツチング処理によってバード・ピークの先端が
後退し、バード・ピーク先端からのエミッターの深さが
、他の部分に比べて深くなることと、選択酸化法による
ストレスと欠陥の発生によってエミッタの異常拡散が生
じ、エミッターの接合の深さがより深くなり、正常なベ
ース幅Ａに比べて、バード・ピーク直下のベース幅Ｂが
小さくなり、ｎｐｎトランジスタのコレクタエミッタ耐
圧の不良を発生させ好ましくない。このように、選択酸
化法をバイポーラＩＣに適用した場合、種々の素子不良
の原因となり品い。

このようなことから、本出願人は以下に示す新規なフィ
ールド鎖酸形成手段によりバイポーラ型半導体装置（例
えば縦’ｊＪ　ｎ　ｐ　ｎ　トランジスタ）の製造方法
を提案した。

まず、第４図（ａ）に示す如くｐ型の半導体基板１０１
に選択的にｎ型の不純物の高濃度埋込み層１０２を形成
し、その上にｎ型のエピタキシャル半導体層１０３を約
２．５μｍ成長させた後で、半導体層　１０３の表面に
写真蝕刻法によりレジストパターン１０４ａ、　１０４
ｂ、　１０４ｅをｇ、置させた。ツづイテ、コノバター
ニングされたレジスト１０４ａ、　１０４ｂ、　１０４
ｃをマスクにして半導体層１．０３を、異方性のりアク
ティブ・イオンエツチングにより、ｐ型の基板１．０１
　Ｅ達するまでシリコンエツチングすることによって、
幅が約１μ深さが約３μの溝部１０５ａ、１０５ｂを形
成し、ｎ型の半導体層１０３を島状に分離させる（第４
図（ｂ）図示）。この時、ボロンのイオン・インブラン
ティジョンにて、素子間のチャンネルカットのためｐＱ
の領域１０８ａ、ｌ０８ｂを形成しておくことが好まし
い。

次いで、第４図（Ｃ）に示す如くレジスト１０４ａ。

１０４ｂ、　ｌ０４ｃを除去した後、ＣＶ　Ｄ　−Ｓ　
ｉ　Ｏｘ膜１０７を、素子分離の溝部１０５ａ、　１０
５ｂの幅の半分（約５０００人）よりも充分に厚く堆積
させる。この時、ＣＶ　Ｄ　　Ｓ　ｉ　Ｏ２は溝部の内
面に徐々に堆積され、溝部１０５ａ、　ｌ０５ｂが充分
に埋込まれ、ＣＶＤ−５ｉｎ、膜＋０７の表面が、はぼ
平坦となっている。なおこの堆積時において、選択酸化
法のように高忍、長時間の熱酸化処理を必要としないの
で、ｐ型の領域！［１［ｉａ、ｌ０６１＋の再拡散はほ
とんど起きない。つづいて、ＣＶＤ−５ｉＯ□膜１０７
を弗化アンモンで溝部１０５ａ、１０５ｂ以外のシリコ
ン半導体層１、０３の部分が露出するまで全面エツチン
グした。

この時、第４図（ｄ）に示す如く半導体層１０３の上の
ＣＶＤ−５ｉｏｚ膜１０７部分の膜厚分だけ除去され、
溝部１０５ａ、１０５ｂ内のみＣＶＤ−５１０２が残置
しこれによって半導体層１０３内に埋め込まれたフィー
ルド領域１０７ａ、　１０７ｂが形成される。

次いで、フィールド領域１０７ａ、ＬＯ７ｂで分離され
た半導体領域にレジスト・ブロック法によるボロンのイ
オン・インブランティジョンにてｐ＃１のベース領域１
０８を形成し、半導体層の全面に約３０００人の絶縁膜
　１０９を形成し、さらに写真蝕刻法にて、この絶縁膜
　１０９にエミッタ、コレクタの拡散の窓を開口し、ヒ
素イオン・インブランティジョンを行ない、エミッタと
なるｎ型領域１１０．コレクタ取出部となるｎ型頭域Ｉ
ｌｌを形成する。次にｐ型のベース領域１０８に対する
開口を形成し、半導体表面にＡＲＭの電極材を堆積させ
、この電極材を写真蝕刻法にてパターンニングすること
によってベース電極１１２、エミッタ電極１１３、コレ
クタ電極　１１４を形成してｎｐｎバイポーラトランジ
スタを製造する（第４図（ｃ）図示）。

上述した方法によれば以下に示す種々の効果を白゛する
バイポーラ型半導体装置を得ることができる。

（りフィールド領域の面積は半導体層に予め設けた溝部
の面積で決まるため、溝部の面積を縮小化することによ
って容易に初期目的の微細なフィールド領域を形成でき
、高集積度のバイポーラ型士導体装置をｉワることがで
きる。

（２）フィールド領域の深さは面積に関係なく半導体層
に設けた溝部の深さで決まるため、その深さを任意に選
択することが０１能であると共に、索ｒ間の電流リーク
等をフィールド領域で確実に阻止でき高性能のバイポー
ラ型半導体装置を得ることができる。

（３）　ｆｊ部を設け、チャンネルストッパ用の不純物
を溝部に選択的にドーピングした後においては、従来の
選択酸化法のような高温、長時間の熱酸化工程をとらな
いため、該不純物領域が溝方向に再拡散して素子形成領
域の埋込層あるいはトランジスタの活性領域まで到達し
ないので実効的な素子形成領域の縮小化を防１１．でき
る。この場合、不純物のドーピングをイオン注入により
行なえばその不純物イオン注入Ｉωを溝部の底部に形成
することができ、そのイオン注入層が再拡散しても素子
形成領域の表層（トランジスタの活性部）にまで延びる
ことがないため、実効的な素子形成領域の縮小を防止で
きると共に、トランジスタ活性部の不純物領域への阻害
化も防止できる。

（４）溝部の全てに絶縁材料を残置させてフィールド領
域を形成した場合、基板は平坦化されるため、その後の
電極配線の形成に際して段切れを生じるのを防止できる
。

以上のように上記方法では多くのメリットがある。しか
しながら、すべて細い巾のフィールド領域でＬＳＩを形
成する場合はよいが、巾の広いフィールド領域を形成す
る場合は多少の困難があった。即ち、フィールドの巾Ｓ
は溝の巾Ｓによってきまってしまい、溝に絶縁膜を残す
為には絶縁膜を膜厚（Ｔ）　＞１／２　Ｓとする必要が
あり、フィールドの巾が大きいときには絶縁膜も相当厚
く堆積する必要がある。例えば、２０μｍ巾のフィール
ドを形成するには絶縁膜厚を１０μｍ以上とせねばなら
ず堆積時間、膜１￥、精度、クラックの発生しない条件
など困難な問題が多い。さらに２００μ■巾のフィール
ド（例えばＡＩＩポンディングパッドの下部など）など
は上記方法では形成することが非常に困難となる。故に
巾の広いフィールドを必要とする場合は第５図に示すよ
うにまず前述の方法に従って巾のせまいフィールド１０
７ａ、１０７ｂ、ＩＱ７ｃを埋め込んだ後、例えば絶縁
膜（ＳｉＯｚ）を堆積し写真蝕刻法によりこの絶縁膜を
部分的に残し巾の広いフィールド領域１０７’を形成す
るような方法をとっていた。

この方法では、巾の広いフィールド酸化膜の形成が可能
で、しかも選択酸化法の欠陥の大部分を克服できるが、
一つの大きな欠点が発生する。即ち、第５図のＩＩＪの
広いフィールド膜１０７’端で段差が生じ、平坦性が失
われることである。選択酸化法の場合はフィールド膜の
半分はシリコン半導体層に埋まるが、この方法ではフィ
ールド膜厚がそのまま段差となるので選択酸化法の場合
以上の段差が生じ巾の広いフィールド膜近傍でマイクロ
リソグラフィーを必要とする場合には大きな障害となっ
ていた。

（発明が解決しようとする課＠） 本発明は上記方法を踏えて更に鋭意研究した結果、半導
体層の溝部に対しセルファラインで、かつ表面が半導体
層主面と同レベルで、幅の広いフィールド領域の形成手
段を確立し、これにより高集積化と高性能化を達成した
半導体装置の製造方法並びにフィールド賄域内にｉ１シ
坦性の優れた導電材の配線を埋め込んだ構造の半導体装
置の製造方法を提供しようとするものである。

［発明の構成］ （課題を解決するための手段及び作用）以下、本願第１
の発明の詳細な説明する。

まず、シリコン等の半導体層上にマスク材料膜を波相し
た後、該マスク材料膜の幅広及び幅狭のフィールド領域
予定部を写真蝕刻法により除去してマスクパターンを形
成する。ここに用いるマスク材料膜としては、例えばシ
リコン窒化膜、或いはシリコン酸化膜とシリコン窒化膜
の二層膜等を挙げることができる。つづいて、このマス
クパターンを用いて半導体層を所望深さ選択的にエツチ
ングして幅広及び幅狭の第１の溝部を形成する。

この場合、エツチング手段として反応性イオンエツチン
グ等又はイオンミリング法等の方向性のエツチング法を
用いれば、側面が垂直もしくはほぼ垂直な溝部を設ける
ことが可能となる。但し、側面がテーバ状の溝部を形成
してもよく、このような溝部を形成することによって、
後記する第１の分離材膜を形状よく充填することが可能
となる。

次いで、シリコン窒化膜からなるマスクパターンを耐酸
化性マスクとして熱酸化処理を施し、露出した第１の溝
部に酸化物からなる第１の分離材膜を選択的に形成する
。この場合、マスクパターンとして薄いシリコン酸化膜
とシリコン窒化膜の二層で形成すれば熱酸化時において
マスクパターン端部の半導体層部分に加わるストレスを
緩和できる。また、この手段では、溝部の漆さと、熱酸
化膜（第１の分離材膜）の厚さを適度に選定することに
よって、半導体層表面と第１の分離材膜表面とをほぼ同
一レベルにでき、平坦性を良好にできる。

次いで、前記マスクパターンを除去した後、幅狭の第２
の溝部を形成する。この第２の溝部は前記第１の分離材
膜と半導体層とが接する付近、及び該分離材膜とは別の
半導体層の箇所に形成される。特に、本発明方法では前
者の箇所をリアクティブイオンエツチング法、イオンミ
リング等の方向性のエツチング法で除去することによっ
て側面が垂直もしくは垂直に近い側面をもつ第２の溝部
を形成でき、その後の工程で、この溝部を第２の分離材
で埋めることによりパターン変換差の少ない幅広のフィ
ールド領域を形成できる。

次いで、幅狭の第２の溝部に以下に示す手段で第２の分
離材を充填、埋め込む。

（イ）第２の溝部を含む半導体層上に絶縁材料欣をＣＶ
Ｄ法、ＰＶＤ法等により該溝部の幅の半分よりも充分厚
い膜厚で堆積した後、半導体層の表面が露出するまでエ
ツチングして第２の溝部内に絶縁材料（第２の分離材）
を残存させる。

上：己絶縁材料としては、例えばＳ　ｉ　０２Ｓｉ３Ｎ
、或いはＡｉ’　２０ｘ等を挙げることができ、場合に
よってはリン硅化ガラス（Ｐ　Ｓ　Ｇ）、砒素、硅化ガ
ラス（ＡｓＳＧ）、ボロン什化ガラス（ＢＳＧ）などの
低溶融性絶縁材料を用いてもよい。なお、絶縁材料の形
成に先立って溝部内に半導体基板と同導電型の不純物を
選択的にドーピングして半導体層あるいは半導体基板に
チャンネルストッパ領域あるいはｐ口伝合分ａ領域を形
成してもよい。また、絶縁材料の堆積に先立って溝部を
有する半導体層全体、もしくは溝部の少なくとも一部を
酸化又は窒化処理して溝部が塞がれない程度の酸化膜又
は窒化膜を成長させてもよい。

このような方法を併用することによって、得られたフィ
ールド絶縁膜は溝部の半導体層に接した緻密性の優れた
酸化膜又は窒化膜と堆積により形成された絶縁材料とか
ら構成され、絶縁材料のみからなるものに比べて素子分
離性能を著しく向上できる。更に絶縁材料の堆積後、そ
の絶縁膜の全体もしくは一部の表層に低溶融化物質、例
えばボロン、リン、砒素等をドーピングし、熱処理して
該絶縁膜のドーピング層を溶融するか、或いは前記絶縁
膜の全体もしくは一部の上に低溶融性絶縁材料、例えば
ボロン硅化ガラス（ＢＳＧ）、リン硅化ガラス（Ｐ　Ｓ
　Ｇ）　　或いは砒素硅化ガラス（Ａ　ｓ　Ｓ　Ｇ）等
を堆積し、この低溶融性絶縁膜を溶融するか、いずれか
の処理を施してもよい。このような手段を採用すること
によって、絶縁材料の堆積条件によって第１の溝部に対
応する部分が凹状となった場合、その凹状部を埋めて平
坦化でき、その結果後のエツチングに際して第１の満部
に残存した絶縁材料がその開口部のレベルより下になる
という不都合さを防ｌＬできる等の効果をＨする。

（ロ）幅狭の第２の溝部を含む半導体層上に酸化処理に
より酸化物に変換される材料をＣＶＤ法、ＰＶＤ法等に
より堆積し、甲７導体層の表面が露出するまでエツチン
グして同材料を溝部内に残存させた後、熱酸化処理を施
してその残存材料を酸化物（第２の分離材）に変換する
。ここに用いる材料としては、例えば多結晶シリコン、
非晶質シリコンを挙げることができる。なお、前記材料
の堆積に先立って少なくとも第２の溝部内を酸化又は窒
化処理を施して溝部が塞がれない程度の薄い酸化膜又は
窒化膜を成長させれば、該材料を溝部内に残存させた後
、その残存材料を全て酸化せず、露出した表面を酸化す
ることにより第２の分離材を形成できる。

上述した（イ）、（ロ）等の手段で幅広の第１の溝部内
に残った酸化膜（第１の分離材）と残存させた第２の分
離材と合体させることによって、幅広のフィールド領域
が形成される。このような幅広及び幅狭のフィールド領
域で分離された半導体層にバイポーラ型素子やＭＯ８型
素子等を形成することにより半導体装置を製造する。

しかして、本願第１の゛発明の主願は重訂もしくはテー
バ状の側面を白°する幅広の溝部を半導体層に設け、熱
酸化等によりこの溝部内に該溝部の深さとほぼ同じ厚み
で第１の分離材を形成し、この分離材と溝部側口付近の
半導体層部とに亘って第２の溝部を設け、この溝部を第
２の分離材で埋めることによって幅広のフィールド領域
を形成することにある。したがって、本願第１の発明に
よれば、既述した（１）〜（４）の優れた効果を有する
他、段差を有さない任意の幅広のフィールド領域を形成
でき、ひいては品集積化、高性能化及び高信頼性を達成
したバイポーラトランジスタ、ＭＯＳトランジスタ等の
半導体装置を得ることができる。

次に、本願第２の発明の詳細な説明する。

まず、前述した第１の発明と同様にマスクパターンを用
いて半導体層を所望深さ選択的にエツチングして幅広（
或いは必要に応じて幅狭）の第１の溝部を形成する。但
し、ここに用いるマスクパターンは＋！ｊＪ　ｆｌ化性
材料の他、レジスト、ＳｉＯ２等が使用できる。

次いで、マスクパターンを除去した後、第１の溝部内に
少なくとも第１の分離材膜を該溝部の深さより小さい膜
厚で形成する。ここに用いる第１の分離材膜としては、
例えばＣＶＤ法やＰＶＤ法により堆積される５ｉｎ２膜
、Ｓｉ３Ｎ４膜又はこれらの調合膜、或いは熱酸化、窒
化処理により形成される熱酸化膜、Ｓｉ、Ｎ４膜等を挙
げることができる。

次いで、第１の溝部を含む半導体層全面に導電材膜を堆
積する。この導電体膜の厚みは第１の分離材膜が形成さ
れた第１の溝部内を埋めて、その溝部において導電材膜
表面が半導体層表面とほぼ同一となるように堆積する。

ここに用いる導電材としては、例えば燐、砒素、ボロン
等の不純物がドープされた多結晶シリコン、同不純物が
ドープされた非晶質シリコン、又はタングステンシリサ
イド、モリブデンシリサイドなどの金属シリサイド、又
はＡΩ、Ｍｏ、Ｔｉ、Ｔａなどの金属等を挙げることが
できる。なお、場合によっては多結晶シリコン膜や非晶
質シリコン膜を堆積し、後記工程でのバターニング後に
不純物をドープして導電材膜パターンとしてもよい。

次いで、少なくとも幅広の溝部内の導電材膜の主面上に
ストライブ状のマスクパターンを形成スる。ここに用い
るマスクパターン材料としては、例えばレジスト、５ｉ
ｎ２．Ｓｔ、Ｎ、等を挙げることができる。つづいて、
このマスクパターンを用いてリアクティブイオンエツチ
ング法等の方向性のエツチング法にて導電材膜をストラ
イブ状にエツチングすることにより配線パターンとして
機能する導電材膜パターンを形成する。この際、半導体
層の別の箇所に設けた幅狭の溝部において、その溝部内
に形成された導電材膜の膜厚が溝部の幅の半分よりも充
分厚ければ、該幅狭の溝部内にも導電材が残存される。

次いで、導電材膜パターン間の第２の溝部に絶縫物等の
第２の分離材を残存させる。この分離材の形成手段とし
ては、例えば第２の溝部を充分埋めるように絶縁材料を
堆積した後、全面エツチング等により溝部以外の絶縁材
料を除去して絶縁材料（第２の分Ｍ　４４　）を残存さ
せる方法、或いは導電付膜パターンが不純物ドープ多結
晶シリコン、不純物ドープ非晶質シリコンもしくは金属
シリサイドからなる場合は熱酸化処理して導電材膜パタ
ーンのｆｆ１１面等に直接酸化膜を成長させて酸化物（
第２の分離材）で溝部を埋める方法等を採用し得る。

上述した手段で導電材膜パターン間の第２の溝部内に第
２の分離材を残存させることによって、薄い第１の分離
＋４膜及び第２の分ｉ！ｆ材で包囲されたストライブ状
の導電材膜パターン（配ｖＡ）を有し、表面が゛ド導体
層の表面と略同レベルの幅広のフィールド領域が形成さ
れる。このような幅広或いは必要に応じて形成された幅
狭のフィールド領域で分離された半導体層にバイポーラ
型素子やＭＯＳ型素子等を形成することにより半導体装
置を製造する。

しかして、本願第２の発明によれば段差を有さず、かつ
配線が組込まれた幅広のフィールド領域を形成でき、ひ
いては高性能化、高信頼性と共に高密度の配線形成を可
能にして高集積度化を達成した半導体装置を得ることが
できる。

次に、本願第３、発明の詳細な説明する。

まず、前述した第１の発明と同様にマスクパターンを用
いて半導体層を所望深さ選択的にエツチングして幅広及
び幅狭の第１の溝部を形成する。

つづいて、耐酸化性のマスクパターンを用いて熱酸化処
理を施して第１の溝部内に分離材膜を形成するか、或い
はマスクパターンを除去した後、少なくとも第１の溝部
の開口まで埋まるように絶縁材料からなる分離材膜を堆
積する。

次いで、少なくとも幅広の溝部内の分離材膜の主面上に
ストライブ状のマスクパターンを形成する。ここに用い
るマスクパターン材料としては、例えばレジスト、５ｉ
０２，５ＸｉＮａ等を挙げることができる。つづいて、
このマスクパターンを用いてリアクティブイオンエツチ
ング法等の方向性のエツチング法或いは湿式エツチング
法にて第１の分＃　＋４膜をストライブ状にエツチング
することにより第２の溝部を形成する。このエツチング
に際しては、分離材膜の深さ方向に全て選択エツチング
してもよいし、或いは底面に薄い第２の分離材か残るよ
うに選択エツチングしてもよい。

なお、前者のエツチングを行なった場合は、後記工程の
第２の溝部への導電材の残存に先立って熱酸化処理等を
施して第２の溝部から露出する半導体層部分に酸化膜等
を形成する。

次いで、第２の溝部内に導電材を残存させる。

この導電材を残存させる方法としては、導電材膜を全面
に第２の溝部の開口部幅の半分より充分に厚い膜厚で堆
積した後、該導電材膜を全面エツチングして残存する導
電材の表面が半導体層に対してほぼ平坦となるようにす
る。ここに用いる導電材は、前記第２の発明で列挙した
ものと同様のものである。

上述した手段で分離材膜に設けた第２の溝部内に導電材
を残存させることにより、分離材膜で包囲されたストラ
イブ状の導電材（配線）を有し、表面が半導体層の表面
とほぼ同レベルの幅広のフィールド領域が形成されこの
ような幅広或いは必要に応じて形成された幅狭のフィー
ルド領域で分離された半導体層にバイポーラ型素子やＭ
ＯＳ型素子等を形成することにより半導体装置を製造す
る。

しかして、本願第３の発明によれば、第２の発明と同様
、高性能化、高信頼性と共に高密度の配線形成を可能に
して高集積度化を達成した半導体装置を得ることができ
る。

（実施例） 以下、本発明をバイポーラＬＳＩの製造に適用した例に
ついて図面を参照して説明する。

実施例１ まず、ｐ型半導体基板２０１に選択的にｎ型不純物の高
濃度埋込み層２０２を形成し、この上に厚さ約２μｌの
ｎ型のエピタキシャル半導体層２０３を成長させた後、
半導体層２０３表面に薄い熱酸化膜及び薄いシリコン窒
化膜を順次形成し、更に幅広の溝部形成予定部に対応す
るシリコン窒化膜及び熱酸化膜をフォトエツチング技術
により除去してシリコン窒化膜パターン２０４ａ、　２
０４ｂと熱酸化膜パターン２０５ａ、２０５ｂを形成し
た（第６図（ａ）図示）。

次いで、シリコン窒化膜パターン２０４ａ、２０４ｂ　
ヲマスクとして半導体層２０３を所望深さエツチングし
て幅広の第１の溝部２０Ｇを形成した（第６図（ｂ）図
示）。つづいて、シリコン窒化膜パターン２０４ａ、２
０４ｂを耐酸化性マスクとして熱酸化処理を施した。こ
の時、第６図（ｅ）に示す如く溝部２０６に選択的に第
１の分離材膜としての酸化Ｈ２０７が成Ｉ是された。

次いで、シリコン窒化膜パターン２０４ａ、２０４ｂ　
及び熱酸化膜パターン２０５ａ、２０５ｂを順次除去し
た後、全面に薄いシリコン窒化膜を再度堆積し、この上
に写Ａｆｉ！ｉｌ刻法によりレジストパターン２０８ａ
〜２０８ｄを形成し、更にこれらレジストパターン２０
８ａ〜２０８ｄをマスクとしてシリコン窒化膜をバター
ニングしてシリコン窒化膜パターン２０９ａ〜２０９ｄ
を形成した（第６図（ｄ）図示）。つづいて、レジスト
パターン２０８ａ〜２０８ｄをマスクとして露出する半
導体層２０３部分、酸化膜２０７端部とこれと接する半
導体層２０３とに亘る部分を、リアクティブイオンエツ
チングでエツチングして、゛半導体層２０３に幅狭の第
２の溝部２１０ａを、酸化膜２０７の端部付近に幅狭の
第２の溝部２１０ｂ、　２１０ｃを夫々形成した。この
時、第１の溝部内に酸化膜２０７′が残存した。その後
、レジストパターン２０８ａ〜２０８ｄをマスクとして
ｐ型不純物、例えばボロンをイオン注入し、レジストパ
ターン２０８ａ、２０８ｄの除去後に熱処理して前記各
溝部２１０ａ〜２１０ｂ下の半導体層２０３部分にｐ型
半導体基板２０１にまで達するｐ゛領域２１１ａ〜２１
１ｃを形成した（第６図（ｅ）図示） ＃＃　次いで、ＣＶ　Ｄ　−Ｓ　ｉ　Ｏ２膜２１．２を
全面に第２の溝部２１０ａ〜２１０ｃの開口幅の半分よ
りも十分厚い膜厚で堆積した。この時、第６図（「）に
示す如（ＣＶＤ−５ｉＯ□ＩＩ！Ｉ　２１２の表面はほ
ぼ平坦トナル。ツツイテ、ＣＶ　Ｄ　　Ｓ　ｉ　Ｏ２膜
２１２を弗化アンモニウムで半導体層２０３上のシリコ
ン窒化膜パターン２０９ａ〜２０９ｄが露出するまでエ
ツチングした。この時、第６図（ｇ）に示す如く第２の
溝部２１０；東にＣＶＤ−５ｉＯ□　２１２′が残存し
て幅狭のフィールド領域２１３が形成された。同時に、
残存酸化膜２０７′　と゛ト導体層２０３の間の第２の
溝部２１０ｂ、２１０ＣにもＣＶＤ−５ｉＯ□　２１２
′が残存して該酸化膜２０７′　と５体された幅広のフ
ィールドｎｒＩ域２１４が形成された。ひきつづき、シ
リコン窒化＋４パターン２０９ａ〜２０９ｄを除去した
（同第６図（ｇ）図示）後、幅狭と幅広のフィールド領
域２１３゜２１４で分離された島状の半導体層に常法に
従ってｎ　ｐロトランジスタ（図示せず）を形成してバ
イポーラＬＳＩを製造した。

しかして、本実施例１によれば幅狭のフィールド領域２
Ｈの他に幅広のフィールド領域２１４を形成できると共
に、第６図（ｇ）に示す如（ｎｐｎトランジスタ形成部
としてのｎ型の半導体層２０３表面と幅広のフィールド
領域２１４表面との段差を少なくして平坦性を良好にで
きる。その結果、ｎｐｎ）ランジスタ領域から幅広のフ
ィールド領域２１４上にベース等の電極を延出した場合
、フィールド領域２１４とｎ　ｐ　ｎ　トランジスタ領
域の間で電極が段切れするのを防１１．できる。また、
フィールド領域２１３．　２１４下にｐ十型領域２＋１
ａ〜２１１ｅを形成することにより、ｎｐｎトランジス
タ間でのリーク電流の発生を防止できる。したがって、
高性能、高集積度のバイポーラＬＳＩを得ることができ
る。

実施例２ まず、ｐ型半導体基板３０１に選択的にｎ型不純物の高
濃度埋込み層３０２を形成し、この上に厚さ約２μｌの
ｎ型エピタキシャル半導体層３０３を成長させた後、半
導体層３０３表面に薄いシリコン窒化膜を堆積し、史に
幅狭及び幅広の溝部形成ｐ定部に対応するシリコン窒化
膜をフォトエツチング技術により除去してシリコン窒化
膜パターン３０４ａ〜３０４ｃを形成した（第７図（ａ
）図示）。

次いで、シリコン窒化膜パターン３０４ａ〜３０４ｃを
マスクとしてリアクティブイオンエツチング法により半
導体層３０３を所望深さエツチングして幅狭のＴ４１の
溝部３０５ａ、幅広の第１の溝部３０５ｂを形成した後
、同パターン３０４ａ〜３０４ｃをマスクとしてボロン
をイオン注入し、活性化して溝部３０５ａ、　３０５ｂ
下にｐ＋型領領域３０ｉａ、３０６ｂを形成した。ひき
つづき溝部３０５ａ、４０５ｂを含む全面に該溝部３０
５ａ、３０５ｂの深さより十分薄い第１のＣＶＤ−５ｉ
Ｏ□膜３０７を堆積した（第７図（ｂ）図示）。

次いで、全面にリンドープ多結晶シリコン膜３０８を幅
広の溝部３０５ｂの深さと同程度の厚さとなるように堆
積した後、幅広の溝部３０５ｂ内の多結晶シリコン膜３
０８主曲上に写真蝕刻法によりストライブ状のレジスト
パターン３０９ａ、３０９ｂを形成した（第７図（Ｃ）
図示）。つづいて多結晶シリコン膜３０８をリアクティ
ブイオンエツチング法等の異方性エツチングを行なった
。この時、薄い第１のＣＶ　Ｄ　−Ｓ　ｉ　Ｏ２膜３０
７が被覆された幅狭の溝部３０５ａに多結晶シリコン３
１Ｇが残存した。同時に、幅広の溝部３０５ｂの側面に
多結晶シリコンパターン３１１ａ、３１１ｂが、レジス
トパターン３０９ａ、３０９ｂ下の溝部３０５ｂ内にも
多結晶シリコンパターン３１１ｃ。

３１！ｄが夫々形成された（第７図（ｄ）図示）。なお
この場合、湿式エツチング法で行なえばレジストパター
ン３０９ａ、３０９１＋に対応する多結晶シリコンパタ
ーン３１１ａ、３１１ｂのみが形成される。

次いで、第２のＣＶ　Ｄ−５ｉ　０２　３１２を多結晶
シリコンパターン３１１ａ〜３１１ｄ間である第２の溝
部の開口部幅の十分よりも充分厚い膜厚で堆積させた（
第７図（ｃ）図示）　つづいて、ＣＶＤ−５ｉ　０２　
’ａ　３１２を弗化アンモニウムでシリコン窒化膜パタ
ーン３０４ａ〜３０４ｃの表面が露出するまでエツチン
グして幅広の溝部３０５ｂ内の多結晶シリコンパターン
３１１ａ　〜３１１ｄ間にＣＶＤ−５ｉＯｚ　　３１２
’ａ〜３１２’　ｃを残存させた（第７図（ｆ’）図示
）。

ひきつづき、シリコン窒化膜パターン３０４ａ〜３０４
ｃを除去し、熱酸化処理を施した。これによって狭の溝
部３０５ａ内の残存多結晶シリコン３１０表面に酸化＆
！　３１３が成長され、周囲が第１のＣＶＤ〜Ｓｉｎ、
膜３０７及び酸化膜３１３で覆われた多結晶シリコン３
１０（配線）を９する幅狭のフィールド領域３１４が形
成された。同時に多結晶シリコンパターン３１１ａ〜３
１１ｄの表面にも酸化膜３１３が成長され、ＩＩ囲が第
１のＣＶＤ−３ｉ　０２膜３０７、ＣＶＤ−５ｉ　０２
３１２ａ　’　〜３１２ｃ　’及び酸化膜３Ｈで覆われ
た多結晶シリコンパターン３１１ａ〜３１１ｄ　（配線
）をＨする幅広のフィールド領域３１５が形成された（
第７図（ｇ）図示）。なお、３１３′は半導体層３０３
表面に成長された酸化膜である。

その後、幅狭、幅広のフィールド領域３１４３１５で分
離された島状の半導体層に図示しないが常法に従ってｎ
ｐｎｈランジスタを形成してバイポーラＬＳＩを製造し
た。

しかして、本実施例２によれば幅広のフィールド領域３
１５内に配線として機能するリンドープ多結晶シリコン
パターン３１１ａ〜３１１ｄを埋め込むことができるた
め、高性能化、高信頼性と共に高密度の配線形成を６１
能にして高集積化を達成したバイポーラＬＳＩを得るこ
とができる。

実施例３ 実施例２と同様な半導体層３０３上にシンコン窒化膜を
堆積し、このシリコン窒化膜上の幅狭、幅広の溝部形成
予定部具外に写真蝕刻法によりレジストパターン３１６
ａ〜３１８ｃを形成した後、同パターン３１６８〜３１
Ｂｃをマスクとしてシリコン窒化膜をエツチングしてシ
リコン窒化膜パターン３０４ａ〜３０４ｃを形成した（
第８図（ａ）図示）。つづいて、レジストパターン３１
６ａ〜３１６ｃをマスクとしてリアクティブイオンエツ
チング法により半導体層３０３を所望深さエツチングし
て幅狭の第１の溝部３０５ａ、幅広の第１の溝部３０５
ｂを形成した後、同レジストパターン３１６ａ〜３１６
ｂをマスクとしてボロンをイオン注入し、活性化して溝
部３０５ａ、３０５ｂ下にｐ型半導体基板３０１にまで
達するｐ　”　ｍ　ＯＨ域３（ｌＧａ、３０（ｉｂを形
成した（第８図（ｂ）図示）。

次いで、レジストパターン３１８ａ〜３１８ｃを除去し
、全面にＣＶＤ−５ｉＯ２膜３１７を幅広の溝部３０５
ｂの深さと同程度の厚さとなるように堆積した後、幅広
の溝部３０５ｂ内のＣＶ　Ｄ　−Ｓ　ｉ　Ｏ２膜３１７
主面上に写真蝕刻法によりストライブ状のレジストパタ
ーン３１８ａ、３１１１ｂを形成した（第８図（ｃ）図
示）。

つづイテ、ＣＶＤ−５ｉｎ、膜３１７をリアクティブイ
オンエツチング法等の異方性エツチングを行なった。こ
の時、幅狭の溝部３０５ａ内にＣＶＤ−５ｉ０２３１９
が残存した。同時に、幅広の溝部３０５ｂの側面周辺に
ＣＶＤ−５ｔｏ２膜パターン３１９ａ、３１９ｂが、レ
ジストパターン３１８ａ、３１８ｂ下の溝部３０５ｂ内
にもＣＶ　Ｄ　　Ｓ　ｒ　０２膜パターン３１９ｃ。

３１９ｄが夫々形成された（第８図（ｄ）図示）。

次いで、熱酸化処理を施した。この時、溝部３０５ｂに
おいてＣＶＤ−５ｉｎ、膜パターン３１９ａ〜３１９ｄ
間の露出した半導体層３０３表面に薄い熱酸化膜３２０
が成長された。なお、半導体層３０３表面には画成化性
のシリコン窒化膜パターン３０４ａ〜３０４Ｃが被覆さ
れているため、同半導体層３０３表面の酸化を防止でき
る。つづいて、リンドープ多結晶シリコンＩＩＱ　３２
１をＣＶ　Ｄ　　Ｓ　ｉ　０２膜パタ一ン３１９ａ〜３
１９ｄ間の第２の溝部の開口部の半分よりも充分厚い膜
厚で堆積させた（第８図（ｃ）図示）。ひきつづき、多
結晶シリコン膜３２１をシリコン窒化膜パターン３０４
ａ〜３０４Ｃの表面が露出するまでエツチングして幅広
の溝部３０５ｂ内のＣＶＤ−５ｉ０２膜パタ一ン３１９
３〜３１９ｄ間にパターン状の多結晶シリコン３２２ａ
〜３２２ｃを残存させた（第８図（１’）図示）。

なお、この多結晶シリコン膜３２１のエツチングに際し
てシリコン窒化膜パターン３０４ａ〜３０４Ｃがマスク
として作用するため、半導体層３０３表面のエツチング
を防１１−できる。

次いで、シリコン窒化膜パターン３０４ａ〜３０４．ｃ
　金除去した後、熱酸化処理を施した。これにより、残
存多結晶シリコン３２２ａ〜３２２０表面に酸化膜３１
３が成長され、周囲がＣＶＤ−３ｉｎ、膜パターン３１
９ａ〜３１９ｄ及び熱酸化膜３２０及び酸化膜３１３で
覆われた残存リンドープ多結晶シリコン３２２ａ〜３２
２Ｃ（配線）を有する幅広のフィールド領域３１５′が
形成された。なお、前述したＣ　Ｖ　Ｄ　　Ｓ　ｉ　０
２３１９が残存した幅狭の溝部３０５ａは幅狭のフィー
ルド領域３１４′　として機能する（第８図（ｇ）図示
）。

その後、幅狭と幅広のフィールド領域３１４′３１５′
で分離された島状の半導体層に富力に従ってｎｐｎトラ
ンジスタ（図示せず）を形成してバイポーラＬＳＩを製
造した。

しかして、本実施例３によれば幅広のフィールド領域３
１５′　内に配線として機能するパターン状のリンドー
プ多結晶シリコン３２２ａ〜３２２Ｃを埋め込むことが
できるため、高性能化、高信頼性と共に高密度の配線形
成をｉｔＪ能にして高集積化を達成したバイポーラＬＳ
Ｉを得ることができる。

なお、本発明に係る。′１ソ導体装置の製造においては
、半導体層として■ｐ型半導体基板に設けたｐ型エピタ
キシャル層、■ｐ型半導体基板にｎ型エピタキシャル層
を２同枯層したもの、或いは同基板にｐ型エピタキシャ
ル層とｎ型エピタキシャル層を夫々積層したものを用い
てもよい。

本発明に係る半導体装置の製造においては、上記実施例
の如くｐ型半導体基板上の口型半導体層にｎｐロバイボ
ーラトランジスタを形成する以外に、例えばｐ型半導体
基板に三重拡散法により口ｐｎバイポーラトランジスタ
を形成してもよい。

本発明に係る半導体装置の製造方法は上記実施例の如（
ｎｐｎバイポーラトランジスタの製造のみに限らず、Ｉ
２Ｌ等の他のバイポーラ型半導体装置やＭＯ５半導体装
置の製造にも同様に適用できる。

〔発明の効果］ 以上詳述した如く、本発明によればマスク合わせ金裕度
をとることなく、微細或いは広幅″、ｔの任意のフィー
ルド領域を主に半導体層に設けられた溝部に対してセル
フ７ラインで形成できと共に、広幅のフィールド領域内
に十ｔｌＪ性の優れた導電材からなる配線を埋め込んだ
構造のバイポーラトランジスタ等の半導体装置を製造し
得る方法を提供できるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は従来の選択酸化法を採用した縦
形口ｐ「１トランジスタの製造工程を示す断面図、第２
図は従来の選択酸化法の問題点を説明するための断面図
、第３図（ａ）　、　（ｂ）は従来の選択酸化法のバイ
ポーラトランジスタに適用した場合の問題点を説明する
ための断面図、第４図（ａ）〜（ｅ）は本出願人が既に
提案したｎｐｎバイポーラトランジスタの製造を示す工
程断面図、第５図は第４図（ａ）〜（ｅ）の変形手段に
よりフィールド領域を形成した状態を示す断面図、第６
図（ａ）〜（ｇ）は本発明の実施例１におけるバイポー
ラＬＳＩの製造に程を示す断面図、第７図（ａ）〜（ｇ
）は本発明の実施例２におけるバイポーラＬＳＩの製造
［程を示す断面図、第８図（ａ）〜（ｇ）は本発明の実
施例３におけるバイポーラＬＳＩの製造工程を示す断面
図である。 ２０１．３０ｔ−ｐ型子導体基板、２０２．３０２−ｎ
゛型の埋込み層、２０３．３０３・・・ｎ型エピタキシ
ャル半導体層、２０４ａ、２０４ｂ・・・ンリコン窒化
膜パターン、２０Ｇ、　２０５ａ、２０５ｂ−・・第１
の溝部、２０７−・・酸化膜、２１０ａ　〜２１０ｃｍ
・・第２の溝部、２　ｌ　１．　ａ　、　２目す、３０
６ａ、３０６１＋・・・ｐ゛型領領域２１２′・・・残
存ＣＶＤ−９ｔＯ２膜、２Ｈ，３１４，３１４’　・・
・幅狭のフィールド領域、　２１４，３１５，３１５’
　・・・幅広のフィールド領域、３０７　・−・第１ｃ
７）ＣＶＤ　　５ｉＯｚ膜、３１１ａ　〜３１１ｄ−・
・多結晶シリコンパターン、３１２ａ’　〜３１２ｄ’
・・・残存ＣＶＤ−５ｉｏ、、３１９−・・残存ＣＶＤ
−３ｆＯ２，３１９ａ〜３１９ｄ−ＣＶ　Ｄ−５ｉ　Ｏ
２膜パターン、３２２ａ〜３２２ｃ・・・パターン状の
残存多結晶シリコン。

Claims (3)

【特許請求の範囲】
1. （１）半導体層の幅広のフィールド領域形成予定部に第
   １の溝部を形成する工程と、この溝部内に第１の分離材
   膜を該溝部が埋まるように選択的に形成する工程と、こ
   の第１の分離材膜を前記溝部底面に該分離材膜が残るよ
   うにストライプ状にパターニングするか、もしくは該分
   離材膜をストライプ状にパターニングした後、分離材膜
   パターン間の露出した溝部底面の半導体層部分に薄い別
   の分離材膜を形成する工程と、分離材膜パターン間の第
   ２の溝部内に導電材を残存させる工程とを具備したこと
   を特徴とする半導体装置の製造方法。
2. （２）第１の溝部を形成する際、同時に半導体層の別の
   箇所に幅狭の溝部を形成し、更に第１の溝部内に第１の
   分離材膜を形成すると同時に、前記幅狭の溝部内に第１
   の分離材を残存させることを特徴とする特許請求の範囲
   第１項記載の半導体装置の製造方法。
3. （３）導電材が不純物ドープ多結晶シリコン、不純物ド
   ープ非晶質シリコン又は金属シリサイドであることを特
   徴とする特許請求の範囲第１項記載の半導体装置の製造
   方法。