JPH02178962A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02178962A JPH02178962A JP63333232A JP33323288A JPH02178962A JP H02178962 A JPH02178962 A JP H02178962A JP 63333232 A JP63333232 A JP 63333232A JP 33323288 A JP33323288 A JP 33323288A JP H02178962 A JPH02178962 A JP H02178962A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- electrode
- charge storage
- electrodes
- potential fixing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高信頼性で高密度な半導体記憶装置に関する
ものである。
ものである。
従来の技術
従来、薄い絶縁膜を、２枚の不純物導入されたポリシリ
コン電極で挟んだ構造を電荷蓄積容量として用いるＭＯ
Ｓダイナミックメモリは典型的には第３図に示されるよ
うなものであった。これは、平面スタック型と通称され
るＤＲＡＭセルで、シリコン基板１３」二に形成された
ワード線■と拡散層１４からなるスイッチングトランジ
スタと、拡散層Ｉ４より弓き出された電荷蓄積電極ポリ
シリコン２Ｉと電位固定電極ポリシリコン２０と薄い絶
縁膜Ｉ＋よりなる電荷蓄積容量と、データ読み出しのた
めのビット線２と、これらを分離する絶縁膜１２から構
成されるものである。こうした構造に於いて、電荷蓄積
電極２１、電位固定電極２０側の２つの電極には同一導
電型ポリシリコンが用いられ、電位固定側電極２０には
ＶｃｃとＶｇ （通常接地電位）の中間の電位が加えら
れていた（１／２Ｖｃｃと呼ばれる。）。
コン電極で挟んだ構造を電荷蓄積容量として用いるＭＯ
Ｓダイナミックメモリは典型的には第３図に示されるよ
うなものであった。これは、平面スタック型と通称され
るＤＲＡＭセルで、シリコン基板１３」二に形成された
ワード線■と拡散層１４からなるスイッチングトランジ
スタと、拡散層Ｉ４より弓き出された電荷蓄積電極ポリ
シリコン２Ｉと電位固定電極ポリシリコン２０と薄い絶
縁膜Ｉ＋よりなる電荷蓄積容量と、データ読み出しのた
めのビット線２と、これらを分離する絶縁膜１２から構
成されるものである。こうした構造に於いて、電荷蓄積
電極２１、電位固定電極２０側の２つの電極には同一導
電型ポリシリコンが用いられ、電位固定側電極２０には
ＶｃｃとＶｇ （通常接地電位）の中間の電位が加えら
れていた（１／２Ｖｃｃと呼ばれる。）。
発明が解決しようとする課題
しかし、かかる構成によれば２つのポリシリコン電極に
引加される全電位差かはとんとそのまま薄い絶縁膜にか
かるため、薄い絶縁膜にかかる最大電圧を最小にして絶
縁膜の信頼性を保つには、電位固定側の電位をｖＣｃの
半分に保たねばならす、そのための電源回路を要した。
引加される全電位差かはとんとそのまま薄い絶縁膜にか
かるため、薄い絶縁膜にかかる最大電圧を最小にして絶
縁膜の信頼性を保つには、電位固定側の電位をｖＣｃの
半分に保たねばならす、そのための電源回路を要した。
本発明は、」二連の問題点に鑑みて試されたもので、新
たな電源回路を用いずに２つの電極間絶縁膜にかかる最
大電圧をほぼ最小にできる半導体記憶装置を提供するこ
とを目的とする。
たな電源回路を用いずに２つの電極間絶縁膜にかかる最
大電圧をほぼ最小にできる半導体記憶装置を提供するこ
とを目的とする。
課題を解決するための手段
本発明は、」二連の課題を解決するため、２つのポリシ
リコン電極に異種電導型の不純物を導入させるという構
成を備えたものである。
リコン電極に異種電導型の不純物を導入させるという構
成を備えたものである。
作用
本発明は上述の構成によって、２つのポリシリコン電極
に同じ電位を加えたとき、両電極のフェルミレベル分（
約１ボルト）だけずれた値が薄い絶縁膜にかかり、高密
度ＤＲＡＭではＶｃｃを約３ボルトに採ることが多く、
従って新たな２分の１ｖｃＣ電源回路を用いずに薄い絶
縁膜にかかる最大電圧を２ボルト以下に抑えることが可
能である。
に同じ電位を加えたとき、両電極のフェルミレベル分（
約１ボルト）だけずれた値が薄い絶縁膜にかかり、高密
度ＤＲＡＭではＶｃｃを約３ボルトに採ることが多く、
従って新たな２分の１ｖｃＣ電源回路を用いずに薄い絶
縁膜にかかる最大電圧を２ボルト以下に抑えることが可
能である。
実施例
第１図は本発明の実施例における１ １−ランジメタ１
キヤパシタ構成のＤＲＡＭセルの回路図である。以下第
１図を用いて本発明の実施例におけるＤＲＡＭセルの構
成を説明する。
キヤパシタ構成のＤＲＡＭセルの回路図である。以下第
１図を用いて本発明の実施例におけるＤＲＡＭセルの構
成を説明する。
１はワード線、２はビット線、３はスイッチング用トラ
ンジスタ、４は電荷蓄積容量である。第１図（ａ）にお
いては電荷蓄積電極５はｐ＋ポリシリコン、電位固定電
極６はｎ１ポリシリコンからなり、電位固定電極６はＶ
ｇ７に接続される。第１図（ｂ）においては電荷蓄積電
極８はｎ”ポリシリコン、電位固定電極９はｐ＋ポリシ
リコンからなり、電位固定電極９はＶｃｃｌＯに接続さ
れる。第１図（ａ）、（ｂ）のような構成により、両電
極のフェルミレベル分たけずれた値が薄い絶縁膜１１（
第２図参照）からなる蓄積容量絶縁膜にかかり、高密度
ＤＲＡＭではＶｃＣを約３ボルトに採ることが多く、従
って新たな電源回路を用いずに薄い絶縁膜ＩＩにかかる
最大電圧を２ボルト以下に抑えることが可能である。
ンジスタ、４は電荷蓄積容量である。第１図（ａ）にお
いては電荷蓄積電極５はｐ＋ポリシリコン、電位固定電
極６はｎ１ポリシリコンからなり、電位固定電極６はＶ
ｇ７に接続される。第１図（ｂ）においては電荷蓄積電
極８はｎ”ポリシリコン、電位固定電極９はｐ＋ポリシ
リコンからなり、電位固定電極９はＶｃｃｌＯに接続さ
れる。第１図（ａ）、（ｂ）のような構成により、両電
極のフェルミレベル分たけずれた値が薄い絶縁膜１１（
第２図参照）からなる蓄積容量絶縁膜にかかり、高密度
ＤＲＡＭではＶｃＣを約３ボルトに採ることが多く、従
って新たな電源回路を用いずに薄い絶縁膜ＩＩにかかる
最大電圧を２ボルト以下に抑えることが可能である。
第２図は第１図に示す回路を構成する平面スタック型セ
ルの要部断面図である。この平面スタック型セルの製造
方法はよく知られており、本発明の実施例において従来
例と異なる点は、電荷蓄積電極５．８と電位固定電極６
．９の２枚のポリシリコン電極にイオン注入法等で異種
導電型を形成する不純物（例えばヒ素とほう素）を導入
する点と電荷蓄積電極５．８を形成する際、拡散層１イ
とのコンタクトホールを形成後、タングステンなどの高
融点金属１５を堆積し、続いて電荷蓄積電極５．８用の
ポリシリコンを堆積し、さらに所望の不純物をイオン注
入などで導入し、ポリシリコン・タングステンを同時に
パターン出しする点である。
ルの要部断面図である。この平面スタック型セルの製造
方法はよく知られており、本発明の実施例において従来
例と異なる点は、電荷蓄積電極５．８と電位固定電極６
．９の２枚のポリシリコン電極にイオン注入法等で異種
導電型を形成する不純物（例えばヒ素とほう素）を導入
する点と電荷蓄積電極５．８を形成する際、拡散層１イ
とのコンタクトホールを形成後、タングステンなどの高
融点金属１５を堆積し、続いて電荷蓄積電極５．８用の
ポリシリコンを堆積し、さらに所望の不純物をイオン注
入などで導入し、ポリシリコン・タングステンを同時に
パターン出しする点である。
上記方法により、ｎ”拡散層とｐ＋ポリシリコンもしく
はｐ４拡散層とｎ１ポリシリコンの間のオーミックコン
タクトを実現する。またこのようなオーミック接続のた
め、セル設計の自由度を増やすことが可能である。
はｐ４拡散層とｎ１ポリシリコンの間のオーミックコン
タクトを実現する。またこのようなオーミック接続のた
め、セル設計の自由度を増やすことが可能である。
なお、本発明はトレンチスタック型セルなどポリシリコ
ン電極で薄い絶縁膜を挟んで蓄積容量とする構造すべて
に適用できる。
ン電極で薄い絶縁膜を挟んで蓄積容量とする構造すべて
に適用できる。
発明の効果
以上の説明から明らかなように、本発明は、２つのポリ
シリコン電極に異種電導型の不純物を導入することによ
って、２つのポリシリコン電極に同し電位を加えると画
電極のフェルミレベル分たけずれた値が薄い絶縁膜にか
かるため、新たな２分のＩ Ｖｃｃ電源回路を用いずに
、ＤＲＡＭ蓄積容量絶縁膜の実効的信頼性を向」ニさせ
ることができ、実用的にきわめて宵用である。
シリコン電極に異種電導型の不純物を導入することによ
って、２つのポリシリコン電極に同し電位を加えると画
電極のフェルミレベル分たけずれた値が薄い絶縁膜にか
かるため、新たな２分のＩ Ｖｃｃ電源回路を用いずに
、ＤＲＡＭ蓄積容量絶縁膜の実効的信頼性を向」ニさせ
ることができ、実用的にきわめて宵用である。
第１図は本発明の実施例における半導体記憶装置の回路
図、第２図は第１図に示す回路を構成する平面スタック
型セルの要部断面図、第３図は従来の平面スタック型セ
ルの要部断面図である。 ５．８・・・・電荷蓄積電極、６．９・・・・電位固定
電極、ＩＩ・・・・薄い絶縁膜、１４・・・・拡散層、
Ｉ５・高融点金属。 代理人の氏名 弁理士 栗野重孝 他１名禦室かＩ！霞
ふ叔ふ ） ：Ｓ 聴、偶、 ＋ Ｑ 〜 ・寸 弛 ｒ＼ ■ 粧
図、第２図は第１図に示す回路を構成する平面スタック
型セルの要部断面図、第３図は従来の平面スタック型セ
ルの要部断面図である。 ５．８・・・・電荷蓄積電極、６．９・・・・電位固定
電極、ＩＩ・・・・薄い絶縁膜、１４・・・・拡散層、
Ｉ５・高融点金属。 代理人の氏名 弁理士 栗野重孝 他１名禦室かＩ！霞
ふ叔ふ ） ：Ｓ 聴、偶、 ＋ Ｑ 〜 ・寸 弛 ｒ＼ ■ 粧
Claims (4)
- （１）薄い絶縁膜を２枚の不純物導入されたポリシリコ
ン電極で挟んだ構造を電荷蓄積容量として用いる半導体
記憶装置において、電荷蓄積側の電極にｐ＾＋ポリシリ
コン、電位固定側の電極にｎ＾＋ポリシリコンを用い、
前記電位固定側の電極に低電圧書き込み時の電圧（Ｖｇ
）を与えることを特徴とする半導体記憶装置。 - （２）薄い絶縁膜を２枚の不純物導入されたポリシリコ
ン電極で挟んだ構造を電荷蓄積容量として用いる半導体
記憶装置において、電荷蓄積側の電極にｎ＾＋ポリシリ
コン、電位固定側の電極にｐ＾＋ポリシリコンを用い、
前記電位固定側の電極に高電圧書き込み時の電圧（Ｖｃ
ｃ）を与えることを特徴とする半導体記憶装置。 - （３）薄い絶縁膜を２枚の不純物導入されたポリシリコ
ン電極で挟んだ構造を電荷蓄積容量として用いる半導体
記憶装置において、電荷蓄積側及び電位固定側のポリシ
リコン電極はｐ＾＋ポリシリコンまたはｎ＾＋ポリシリ
コンから形成され、ｐチャネルＭＯＳトランジスタと前
記ｎ＾＋ポリシリコン、ｎチャネルＭＯＳトランジスタ
と前記ｐ＾＋ポリシリコンをオーミックに接続すること
を特徴とする半導体記憶装置。 - （４）ＭＯＳトランジスタとポリシリコン電極とのオー
ミック接続は、ｎ＾＋拡散層とｐ＾＋ポリシリコンまた
はｐ＾＋拡散層とｎ＾＋ポリシリコンの間に高融点金属
を挟むことにより形成することを特徴とする特許請求の
範囲第３項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333232A JPH02178962A (ja) | 1988-12-29 | 1988-12-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333232A JPH02178962A (ja) | 1988-12-29 | 1988-12-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178962A true JPH02178962A (ja) | 1990-07-11 |
Family
ID=18263800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333232A Pending JPH02178962A (ja) | 1988-12-29 | 1988-12-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178962A (ja) |
-
1988
- 1988-12-29 JP JP63333232A patent/JPH02178962A/ja active Pending
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