JPH0217941B2 - - Google Patents
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- JPH0217941B2 JPH0217941B2 JP56068816A JP6881681A JPH0217941B2 JP H0217941 B2 JPH0217941 B2 JP H0217941B2 JP 56068816 A JP56068816 A JP 56068816A JP 6881681 A JP6881681 A JP 6881681A JP H0217941 B2 JPH0217941 B2 JP H0217941B2
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- JP
- Japan
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- region
- channel
- fet
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果半導体装置（以
下IG FETと略す）、特に短チヤンネルの絶縁ゲ
ート型電界効果半導体装置の改良に関する。
下IG FETと略す）、特に短チヤンネルの絶縁ゲ
ート型電界効果半導体装置の改良に関する。
MOS集積回路の高集積度化が強力に押し進め
られている現在、これを達成するための技術とし
て各素子の微小化が極めて重要である。しかしな
がら現在の素子をそのまま縮少して微小化してい
くと素子のもつ電気的特性が大巾に劣化する。そ
の１つはパンチ・スルーによつて支配されるソー
ス・ドレイン間の耐圧低下であり、他の１つはし
きい値電圧の低下である。これらの現象はチヤン
ネル長を短かくしてゆくと生じるため短チヤンネ
ル効果と呼ばれている。この短チヤンネル効果に
ついて言及した文献としては例えばIEEE
TRANSACTIONS ON ELECTRON
DEVICES、VOL.ED−25、No.７、P779〜P786、
（1978）にPAULP.WANGによる「Device
Characteristics of Short−Channel and
Narrow−Width MOSEFT′s」がある。この文
献では短チヤンネル効果を緩和させるための手段
として深いイオン注入（deep implant）層を示
唆している。
られている現在、これを達成するための技術とし
て各素子の微小化が極めて重要である。しかしな
がら現在の素子をそのまま縮少して微小化してい
くと素子のもつ電気的特性が大巾に劣化する。そ
の１つはパンチ・スルーによつて支配されるソー
ス・ドレイン間の耐圧低下であり、他の１つはし
きい値電圧の低下である。これらの現象はチヤン
ネル長を短かくしてゆくと生じるため短チヤンネ
ル効果と呼ばれている。この短チヤンネル効果に
ついて言及した文献としては例えばIEEE
TRANSACTIONS ON ELECTRON
DEVICES、VOL.ED−25、No.７、P779〜P786、
（1978）にPAULP.WANGによる「Device
Characteristics of Short−Channel and
Narrow−Width MOSEFT′s」がある。この文
献では短チヤンネル効果を緩和させるための手段
として深いイオン注入（deep implant）層を示
唆している。
IG FETのソースドレイン間のパンチスルーは
ゲート電極直下の半導体基板表面で起るのではな
く、半導体基板の比較的深いところで生ずること
が知られている。上述した深いイオン注入層はソ
ースドレイン間の耐圧の改善で有効な手段として
用いられている。これは以下に述べる実験からも
明らかである。第１図に実験に用いたIG FETの
構造を示す。第１図に示すIG FETはＰ型半導体
基板１と離間したN+型ソースドレイン領域２，
３とゲート酸化膜４とポリシリコンゲート電極５
より構成されている。実験ではチヤンネル長Ｌは
基板１表面でのソース基板間接合とドレイン基板
間接合との間の長さである。第２図はＸ軸にチヤ
ンネル長Ｌ、Ｙ軸にソースドレイン間の耐圧を取
つたグラフであり、深いイオン注入層をパラメー
ターとした特性を示している。第２図から明らか
な様に深いイオン注入層を持たないIG FETで
は・印で示す様にチヤンネル長を短かくすると大
巾にソースドレイン間耐圧が低下していく。これ
に対してΓおよび▽印で示した深いイオン注入層
を有するIG FETではイオン注入層によつて耐圧
の値は異なるが、約２〜μｍまでソースドレイン
間耐圧を保持できることが明らかである。これら
短チヤンネルIG FETでは深いイオン注入層はソ
ースドレイン耐圧を改善する有効な手段であるこ
とが分る。
ゲート電極直下の半導体基板表面で起るのではな
く、半導体基板の比較的深いところで生ずること
が知られている。上述した深いイオン注入層はソ
ースドレイン間の耐圧の改善で有効な手段として
用いられている。これは以下に述べる実験からも
明らかである。第１図に実験に用いたIG FETの
構造を示す。第１図に示すIG FETはＰ型半導体
基板１と離間したN+型ソースドレイン領域２，
３とゲート酸化膜４とポリシリコンゲート電極５
より構成されている。実験ではチヤンネル長Ｌは
基板１表面でのソース基板間接合とドレイン基板
間接合との間の長さである。第２図はＸ軸にチヤ
ンネル長Ｌ、Ｙ軸にソースドレイン間の耐圧を取
つたグラフであり、深いイオン注入層をパラメー
ターとした特性を示している。第２図から明らか
な様に深いイオン注入層を持たないIG FETで
は・印で示す様にチヤンネル長を短かくすると大
巾にソースドレイン間耐圧が低下していく。これ
に対してΓおよび▽印で示した深いイオン注入層
を有するIG FETではイオン注入層によつて耐圧
の値は異なるが、約２〜μｍまでソースドレイン
間耐圧を保持できることが明らかである。これら
短チヤンネルIG FETでは深いイオン注入層はソ
ースドレイン耐圧を改善する有効な手段であるこ
とが分る。
次に短チヤンネルIG FETのしきい値電圧につ
いて第３図を参照して説明する。深いイオン注入
層を持たない従来のIG FETでは●印で示す様に
チヤンネル長を短かくすると大巾にしきい値電圧
が低下していく短チヤンネル効果が明らかであ
る。一方Γおよび▽印で示した深いイオン注入層
を有するIG FETではこのしきい値電圧のチヤン
ネル長依存性と緩和できることが分る。しかしな
がらチヤンネル長が更に短かくなるとしきい値電
圧も低下する短チヤンネル効果はやはり現れる。
この点についてはわずかにIEDM、PP468〜471、
（1978）に見ることができる。
いて第３図を参照して説明する。深いイオン注入
層を持たない従来のIG FETでは●印で示す様に
チヤンネル長を短かくすると大巾にしきい値電圧
が低下していく短チヤンネル効果が明らかであ
る。一方Γおよび▽印で示した深いイオン注入層
を有するIG FETではこのしきい値電圧のチヤン
ネル長依存性と緩和できることが分る。しかしな
がらチヤンネル長が更に短かくなるとしきい値電
圧も低下する短チヤンネル効果はやはり現れる。
この点についてはわずかにIEDM、PP468〜471、
（1978）に見ることができる。
斯る深いイオン注入技術は基本的にはデバイス
設計上短チヤンネルIG FETのソースドレイン耐
圧の改善を行うために用いられる技術であり、し
きい値電圧への影響については付随的に検討され
てきたに過ぎない。
設計上短チヤンネルIG FETのソースドレイン耐
圧の改善を行うために用いられる技術であり、し
きい値電圧への影響については付随的に検討され
てきたに過ぎない。
本発明は斯点に鑑みてなされしきい値電圧のチ
ヤンネル長依存性を除去したIG FETを提供する
ことを目的とする。
ヤンネル長依存性を除去したIG FETを提供する
ことを目的とする。
本発明によるIG FETは第４図Ｅに示す如く、
Ｐ型シリコン半導体基板１１と、基板１１表面に
離間して設けられたN+型のソースドレイン領域
１２，１３と、ソースドレイン領域１２，１３間
のチヤンネル領域１４と、ソースドレイン領域１
２，１３を囲むフイールド酸化膜１５と、チヤン
ネル領域１４上にゲート酸化膜１６を介して設け
られたゲート電極１７と、チヤンネル領域１４下
に設けたＰ型の深いイオン注入層１８より構成さ
れている。またソースドレイン領域１２，１３は
深いイオン注入層１８より浅く形成されている。
Ｐ型シリコン半導体基板１１と、基板１１表面に
離間して設けられたN+型のソースドレイン領域
１２，１３と、ソースドレイン領域１２，１３間
のチヤンネル領域１４と、ソースドレイン領域１
２，１３を囲むフイールド酸化膜１５と、チヤン
ネル領域１４上にゲート酸化膜１６を介して設け
られたゲート電極１７と、チヤンネル領域１４下
に設けたＰ型の深いイオン注入層１８より構成さ
れている。またソースドレイン領域１２，１３は
深いイオン注入層１８より浅く形成されている。
本発明は斯上した深いイオン注入層１８の不純
物濃度の設定に最大の特徴を有しており、従来ソ
ースドレイン間耐圧改善のために用いられた深い
イオン注入層１８をしきい値電圧のチヤンネル長
依存性を除去できる様に不純物濃度を設定してい
る。
物濃度の設定に最大の特徴を有しており、従来ソ
ースドレイン間耐圧改善のために用いられた深い
イオン注入層１８をしきい値電圧のチヤンネル長
依存性を除去できる様に不純物濃度を設定してい
る。
次に本発明に依るIG FETの製造方法について
第４図を参照して説明する。
第４図を参照して説明する。
本発明に依るIG FETは10Ωcm（100）Ｐ型シ
リコンを半導体基板１１として準備し、第４図Ａ
に示す如く基板１１の一主面に選択酸化のための
マスク材料としてのシリコン窒化膜２１を付着す
る。次にシリコン窒化膜２１を選択的にエツチン
グ除去して選択酸化する基板１１表面を露出した
後第４図Ｂに示す如く水蒸気雰囲気中で選択酸化
して約1μｍのフイールド酸化膜１５を形成する。
続いて選択酸化のマスク材料として用いたシリコ
ン窒化膜２１をエツチング除去し基板１１表面を
露出し、第４図Ｃの如くこの露出した基板１１表
面にゲート酸化膜１６を約500Åの厚みに形成し、
本発明の特徴とする深いイオン注入層１８を形成
するための基板１１表面よりボロンイオンを注入
すると第４図Ｃに示される様にフイルド酸化膜１
５の存在しない基板１１内に深いイオン注入層１
８が形成される。イオン注入層１８のピークの深
さは表面より約4000Åに設計される。更に第４図
Ｄに示す如くポリシリコン層２２を基板１１表面
に付着した後、第４図Ｅの如くゲート電極１７と
なる部分を残してエツチング除去し更にゲート酸
化膜１６もポリシリコン層２２の下のみを残して
エツチング除去し、そしてゲート電極１７をマス
クとしてN+のソースドレイン領域１２，１３を
拡散形成する。ソースドレイン領域１２，１３は
深いイオン注入層１８より浅く拡散され、具体的
には0.2μの深さとする。
リコンを半導体基板１１として準備し、第４図Ａ
に示す如く基板１１の一主面に選択酸化のための
マスク材料としてのシリコン窒化膜２１を付着す
る。次にシリコン窒化膜２１を選択的にエツチン
グ除去して選択酸化する基板１１表面を露出した
後第４図Ｂに示す如く水蒸気雰囲気中で選択酸化
して約1μｍのフイールド酸化膜１５を形成する。
続いて選択酸化のマスク材料として用いたシリコ
ン窒化膜２１をエツチング除去し基板１１表面を
露出し、第４図Ｃの如くこの露出した基板１１表
面にゲート酸化膜１６を約500Åの厚みに形成し、
本発明の特徴とする深いイオン注入層１８を形成
するための基板１１表面よりボロンイオンを注入
すると第４図Ｃに示される様にフイルド酸化膜１
５の存在しない基板１１内に深いイオン注入層１
８が形成される。イオン注入層１８のピークの深
さは表面より約4000Åに設計される。更に第４図
Ｄに示す如くポリシリコン層２２を基板１１表面
に付着した後、第４図Ｅの如くゲート電極１７と
なる部分を残してエツチング除去し更にゲート酸
化膜１６もポリシリコン層２２の下のみを残して
エツチング除去し、そしてゲート電極１７をマス
クとしてN+のソースドレイン領域１２，１３を
拡散形成する。ソースドレイン領域１２，１３は
深いイオン注入層１８より浅く拡散され、具体的
には0.2μの深さとする。
本発明者は深いイオン注入層１８としきい値電
圧のチヤンネル長依存性の関連について深く研究
した。この結果、本発明はSolid−State
Electronics、vol17、PP1059〜1063、1974にL.D.
yauによる「Ａ SIMPLE THEORY TO
PREDICT THE THRESHOLD VOLTAGE
OF SHORT CHANNEL IG FETs」で詳述さ
れた均一基板の構造解析理論に基いてこの理論を
不均一基板に拡張すると、しきい値電圧のチヤン
ネル長依存性は △VT＝VT(L)‐VT（L＝∞）＝Qsc(L)−Qsc（Ｌ＝∞）／C
ox＝‐2Cotθ／Ｌ・１／Cox・Ks εo（φsINV−φo（xd
max）‐KT／ｑ で示されることが分つた。上式でVT(L)は短チヤ
ンネルIG FETのしきり値電圧、VT（Ｌ＝∞）は
長チヤンネルIG FETのしきい値電圧であり、
Qscは半導体内の単位面積当りの電荷量（Space
Charge density per unit area）である。またθ
は第５図からも明らかな様にソース領域１２の空
乏層端とチヤンネル領域１４の空乏層端の交点と
ソース領域１２端を結ぶ直線が基板１１表面とな
す角度である。φs、INVは強反転でのチヤンネ
ル領域１４表面のポテンシヤル、φo（xdmax）は
チヤンネル領域１４の空乏層端でのポテンシヤ
ル、Coxは単位面積当りのゲート酸化膜容量、
Ksは半導体の比誘電率、εoは真空中の誘電率、
KT／ｑは熱電圧である。
圧のチヤンネル長依存性の関連について深く研究
した。この結果、本発明はSolid−State
Electronics、vol17、PP1059〜1063、1974にL.D.
yauによる「Ａ SIMPLE THEORY TO
PREDICT THE THRESHOLD VOLTAGE
OF SHORT CHANNEL IG FETs」で詳述さ
れた均一基板の構造解析理論に基いてこの理論を
不均一基板に拡張すると、しきい値電圧のチヤン
ネル長依存性は △VT＝VT(L)‐VT（L＝∞）＝Qsc(L)−Qsc（Ｌ＝∞）／C
ox＝‐2Cotθ／Ｌ・１／Cox・Ks εo（φsINV−φo（xd
max）‐KT／ｑ で示されることが分つた。上式でVT(L)は短チヤ
ンネルIG FETのしきり値電圧、VT（Ｌ＝∞）は
長チヤンネルIG FETのしきい値電圧であり、
Qscは半導体内の単位面積当りの電荷量（Space
Charge density per unit area）である。またθ
は第５図からも明らかな様にソース領域１２の空
乏層端とチヤンネル領域１４の空乏層端の交点と
ソース領域１２端を結ぶ直線が基板１１表面とな
す角度である。φs、INVは強反転でのチヤンネ
ル領域１４表面のポテンシヤル、φo（xdmax）は
チヤンネル領域１４の空乏層端でのポテンシヤ
ル、Coxは単位面積当りのゲート酸化膜容量、
Ksは半導体の比誘電率、εoは真空中の誘電率、
KT／ｑは熱電圧である。
上式を考察すると−2cotθ／Ｌ以外は長チヤンネル
IG FETの構造で決まるものであり、チヤンネル
長依存性を除去するには−2cotθ／Ｌを負の小さい値 にするかあるいは正にするしかない。ここでＬを
大きくすることは本発明の目的に反するので、本
発明者はcotθを負の値にする必要性を見出した。
長依存性を除去するには−2cotθ／Ｌを負の小さい値 にするかあるいは正にするしかない。ここでＬを
大きくすることは本発明の目的に反するので、本
発明者はcotθを負の値にする必要性を見出した。
第５図Ａは均一不純物濃度基板のIG FETの溝
造解析を説明するモデル図であり、第５図Ｂは不
均一不純物濃度基板の本発明に依るIG FETの構
造解析を説明するモデル図である。IG FETは左
右対象構造なので両図ともソース領域側のみを図
示している。また図中点線はソース領域の空乏層
端を示し、一点鎖線はチヤンネル領域のバツクゲ
ートバイアスのない最大表面空乏層の端を示して
いる。第５図Ａから明らかな様に従来の均一基板
のIG FETではθは必ず90゜以下でありかなり大
きなチヤンネル長依存性があることが理論的にも
裏付けられている。しかし第５図Ｂに示す本発明
のIG FETではθを90゜以上に設定できるので前
述した式からも明らかな様にしきい値電圧のチヤ
ンネル長依存性を除去できる。即ち深いイオン注
入層１８の不純物濃度をある値以上に設定すれば
ソース領域の空乏層の拡がりが深いイオン注入層
１８のところでソース領域側に大きくくぼみθを
90゜以上に設定できる。この実験結果を第６図に
示す。第６図ではＸ軸にチヤンネル長Ｌ、Ｙ軸に
しきい値電圧の変化分△VTを取る。実線は従来
のIG FETの特性であり、点線は本発明のIG
FETの特性である。第６図で用いた基板は2.4×
1015cm-3の不純物濃度を有し、ゲート酸化膜を
500Åに設定しており、イオン注入層１８は不純
物濃度のピークの深さを4000Åとしその濃度を５
×1016cm-3としている。
造解析を説明するモデル図であり、第５図Ｂは不
均一不純物濃度基板の本発明に依るIG FETの構
造解析を説明するモデル図である。IG FETは左
右対象構造なので両図ともソース領域側のみを図
示している。また図中点線はソース領域の空乏層
端を示し、一点鎖線はチヤンネル領域のバツクゲ
ートバイアスのない最大表面空乏層の端を示して
いる。第５図Ａから明らかな様に従来の均一基板
のIG FETではθは必ず90゜以下でありかなり大
きなチヤンネル長依存性があることが理論的にも
裏付けられている。しかし第５図Ｂに示す本発明
のIG FETではθを90゜以上に設定できるので前
述した式からも明らかな様にしきい値電圧のチヤ
ンネル長依存性を除去できる。即ち深いイオン注
入層１８の不純物濃度をある値以上に設定すれば
ソース領域の空乏層の拡がりが深いイオン注入層
１８のところでソース領域側に大きくくぼみθを
90゜以上に設定できる。この実験結果を第６図に
示す。第６図ではＸ軸にチヤンネル長Ｌ、Ｙ軸に
しきい値電圧の変化分△VTを取る。実線は従来
のIG FETの特性であり、点線は本発明のIG
FETの特性である。第６図で用いた基板は2.4×
1015cm-3の不純物濃度を有し、ゲート酸化膜を
500Åに設定しており、イオン注入層１８は不純
物濃度のピークの深さを4000Åとしその濃度を５
×1016cm-3としている。
第６図から明らかな様に本発明のIG FETは従
来のIG FETに比べてチヤンネル長依存性が大巾
に改善され、前述した発明者の理論式を裏付けて
いる。よつてθを90゜以上に設定できる様に深い
イオン注入層１８を形成することによつてしきい
値電圧のチヤンネル長依存性を除去できることが
明らかとなつた。
来のIG FETに比べてチヤンネル長依存性が大巾
に改善され、前述した発明者の理論式を裏付けて
いる。よつてθを90゜以上に設定できる様に深い
イオン注入層１８を形成することによつてしきい
値電圧のチヤンネル長依存性を除去できることが
明らかとなつた。
更に本発明でしきい値電圧のバツクゲートバイ
アス効果を極力小さくするために深いイオン注入
層１８の不純物濃度のピークの位置をゲートバイ
アスのないときの表面最大空乏層端（Xdmax）
より浅く設定するとよい。
アス効果を極力小さくするために深いイオン注入
層１８の不純物濃度のピークの位置をゲートバイ
アスのないときの表面最大空乏層端（Xdmax）
より浅く設定するとよい。
以上に詳述した如く本発明に依ればチヤンネル
領域の比較的深いところに本発明の不純物分布を
持つ様に深いイオン注入層を形成すれば、浅いソ
ースドレイン領域であつてもしきい値電圧のチヤ
ンネル長に対する変動の少い短チヤンネルIG
FETを製造できる有益なものである。
領域の比較的深いところに本発明の不純物分布を
持つ様に深いイオン注入層を形成すれば、浅いソ
ースドレイン領域であつてもしきい値電圧のチヤ
ンネル長に対する変動の少い短チヤンネルIG
FETを製造できる有益なものである。
第１図は第２図および第３図の実験に用いた
IG FETを示す断面図、第２図はIG FETのソー
スドレイン間耐圧のチヤンネル長依存性を説明す
る特性図、第３図はIG FETのしきい値電圧のチ
ヤンネル長依存性を説明する特性図、第４図Ａ，
Ｂ，Ｃ，Ｄ，Ｅは本発明のIG FETの製造方法を
説明する断面図、第５図Ａ，Ｂは夫々従来の均一
基板のIG FETと本発明の不均一基板のIG FET
の構造解析を説明する断面図、第６図は本発明の
IG FETのしきい値電圧のチヤンネル長依存性を
示す特性図である。 主な図番の説明、１１は半導体基板、１２，１
３はソースドレイン領域、１４はチヤンネル領
域、１５はフイールド酸化膜、１６はゲート酸化
膜、１７はゲート電極、１８は深いイオン注入層
である。
IG FETを示す断面図、第２図はIG FETのソー
スドレイン間耐圧のチヤンネル長依存性を説明す
る特性図、第３図はIG FETのしきい値電圧のチ
ヤンネル長依存性を説明する特性図、第４図Ａ，
Ｂ，Ｃ，Ｄ，Ｅは本発明のIG FETの製造方法を
説明する断面図、第５図Ａ，Ｂは夫々従来の均一
基板のIG FETと本発明の不均一基板のIG FET
の構造解析を説明する断面図、第６図は本発明の
IG FETのしきい値電圧のチヤンネル長依存性を
示す特性図である。 主な図番の説明、１１は半導体基板、１２，１
３はソースドレイン領域、１４はチヤンネル領
域、１５はフイールド酸化膜、１６はゲート酸化
膜、１７はゲート電極、１８は深いイオン注入層
である。
Claims (1)
- １ 一導電型の半導体基板と該基板表面に離間し
て設けられた述導電型のソースドレイン領域とソ
ースドレイン領域間のチヤンネル領域と該チヤン
ネル領域上に絶縁膜を介して設けられたゲート電
極とを具備した絶縁ゲート型電界効果半導体装置
に於いて、前記チヤンネル領域下に一導電型のイ
オン注入層を設け且つ前記ソースドレイン領域を
前記イオン注入層より浅く形成し、バツクゲート
電圧を印加しない状態で前記チヤンネル領域の空
乏層端と前記ソース領域の空乏層端との交点を前
記チヤンネル領域に隣接したソース領域端より前
記ソース領域側に形成することを特徴とする絶縁
ゲート型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6881681A JPS56162878A (en) | 1981-05-06 | 1981-05-06 | Insulated gate type field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6881681A JPS56162878A (en) | 1981-05-06 | 1981-05-06 | Insulated gate type field effect semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5807080A Division JPS56155572A (en) | 1980-04-30 | 1980-04-30 | Insulated gate field effect type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56162878A JPS56162878A (en) | 1981-12-15 |
| JPH0217941B2 true JPH0217941B2 (ja) | 1990-04-24 |
Family
ID=13384608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6881681A Granted JPS56162878A (en) | 1981-05-06 | 1981-05-06 | Insulated gate type field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56162878A (ja) |
-
1981
- 1981-05-06 JP JP6881681A patent/JPS56162878A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56162878A (en) | 1981-12-15 |
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