JPH02181970A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係わり、特に、チャ
ネル長が短い超ＬＳＩの製造等において、短チヤネル効
果及びホットキャリアの発生に基づく性能低下が少ない
、半導体装置の製造方法に関する。

〔従来の技術） 従来からＭＯＳ　　ＦＥＴのうち例えば、ｎチャネルＭ
Ｏ３の製造においては、ゲート電極の両側にｎ°型不純
物を拡散させてウェル領域を形成することによりソース
またはドレイン領域を形成していた。

しかしながら、チャネル長が１．５μｍ以下のＭＯＳ　
　ＦＥＴでは、高濃度不純物を基板に拡散してソース、
ドレイン領域を形成すると短チヤネル効果及びホットキ
ャリアの発生により素子特性の低下が生ずる虞があるこ
とが知られていた。

そこで、このような短チヤネル効果及びホットキャリア
の発生に基づく素子特性の低下を防止するための構造と
して、従来からＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　
　ＯＮ　　ＤＢＶＩＣ：ｌ’Ｅｓ（７（（−イーイー　
　トランサクシコンズ　オン　エレクトロン　ダル４セ
’Ｘ）　　、ＶＯＬ、ＥＤ　　−２９，ＮＯ，４，＾Ｐ
ＩＩＩ■Ｌ　　１９８２　　記載のＬＤＤ構造が知られ
ている。

このＬＤＤ構造を、製造工程を示す断面図（第２図）に
基づいて説明する。

第２図（１）の工程において、選択酸化法（ＬＯＧＯＳ
プロセス）を利用してポリシリコンゲート電極ｌを形成
する。１０はゲート酸化膜であり、４は選択酸化によっ
て形成されさたＬＯＣＯ３酸化膜である。

次いで、このＬＯＣＯ３酸化膜４と前記ゲート電極１を
マスクとして、ｎ型不純物イオンとしてリンをイオン注
入してｎ”層を形成することにより、ソースまたはドレ
イン５，６を形成する。

次いで、熱酸化を行い、Ｓｉ基板７上に酸化膜２０を形
成し、同時にゲート１上にも酸化膜２０を形成した後、
パッシベーション膜としてのＬＴＯ膜３を積層形成する
。

（２）の工程に移行し、リアクディブイオンエッチング
（ＲＩＥ）８により（１）の工程で形成したＬＴＯ膜３
をドライエツチングする。この際ＬＴＯ膜３の一部は、
ゲート電極１の両サイドに残りサイドウオール９となる
。

次いで（３）の工程に移行する。この工程では、このサ
イドウオール９、ゲート電極１及びＬＯＧＯ８酸化膜４
とをマスクとして、ｎ型不純物イオンとしてヒ素をイオ
ン注入して、ｎ９層１１．１２を形成する。

以上がＬＤＤ構造の製造の一態様を説明したものであり
、このＬＤＤ構造とは、不純物の濃度が薄い領域である
ｎ−層５．６をゲート電極１の下のチャネル領域部分に
ソース、ドレイン領域として形成することを特徴とする
ものである。このしＤＤ溝構造よれば、ｎ″層１１．１
２からｎ−層５．６さらにゲート電極下のチャネル領域
にかけての不純物の濃度が緩やかに減少するため、電界
の集中が和らぎホットキャリアの発生を防止する。

また、不純物濃度が高いｎ゛層１１と１２の間隔りが大
きくなり、短チヤネル効果を防ぐことができる。

〔発明が解決しようとする課題〕

上記従来のＬＤＤ構造において、サイドウオール９の幅
によってｎ−層５，６の幅が決定される。

一般にＭＯＳ　　ＦＥＴにおいては、特性をソースとド
レインの間で対称にするため、即ち、どちらをソース又
はドレインとしても良いようにするため、このｎ−層５
，６の長さをそれぞれ同じくする必要がある。

しかしながら、サイドウオール９の幅はＬＴＯ膜３の厚
さやエツチング速度等によって決定され、これらを正確
にコントロールすることにより、サイドウオール９の厚
さをゲート電極１の両側で同じくすることは困難であっ
た。

この結果、従来のＬＤＤ構造では、ゲート電極両側のど
ちらの不純物拡散層をソースまたはドレインとするかで
素子特性が変化してしまうなど、半導体の特性において
必ずしも満足できるものが得られていなかった。

この出願に係る発明は、このような未開法の課題を解決
するために、従来のように、サイドウオールを形成する
ことなく　ＬＤＤ構造を実現可能な、半導体装置の製造
方法を提供する事を目的とする。

〔課題を解決するための手段］ 上記目的を達成するために、この出願に係る発明は、Ｓ
ｉ基板上にゲート電極を形成する工程と、該ゲート電極
をマスクとして不純物を前記Ｓｉ基板に拡散して、ソー
ス、ドレイン領域を形成する工程と、を有してなる半導
体装置の製造方法において、前記ゲート電極形成後Ｓｉ
基板上にＳｉを選択的に成長させ、次いで、当該Ｓｉ成
長層に前記不純物を拡散させることを特徴とするもので
ある。

〔作用］ ゲート電極形成後Ｓｉ基板上にＳｉを選択的に成長させ
ると、ゲート電極はＳｉ成長層内に埋め込まれた構造と
なる。この時、ゲート電極をマスクとして高濃度の不純
物をＳｉ基板に拡散しても、不純物イオンは厚く成長し
たＳｉ成長層の表面から内部に向けて拡散して行くため
、ゲート電極下のソース、ドレイン領域における不純物
濃度は小さい値となり、即ち、ＬＤＤ構造を形成するこ
とができる。

不純物イオンの拡散に当たっては、ゲート電極をマスク
としているため、従来のようにサイドウオールを必要と
することなく　ＬＤＤ構造を形成することができる。

〔実施例〕

次に本発明の一実施例について説明する。

第１図は、この実施例の工程を示す断面図である。

第１図の（１）の工程では、選択酸化法を利用して、Ｓ
ｉ基板７上にポリシリコンゲート電極１を形成する。

次いで（２）の工程に移行し、後酸化の為の熱処理を行
う。この後酸化は、通常ゲート電極１中には導電率を高
めるため、不純物（リン）がドープされているが、この
不純物は熱処理の過程で外界に拡散してしまうため、こ
のことを防止することを目的として行われる。

この後酸化の処理は、ゲート電極１上に約５００〜１１
００人のＳｉｎｇ膜３０膜形０されるまで行う。この際
、Ｓｉ基板７表面も酸化されるが、この酸化の速度は、
ＳｉはポリＳｉの約１／２であるので、Ｓｉ基板７表面
には約２５５〜５５０人のＳｉＯ□膜３１膜形１される
。

次いで前記第２図に示すＲＩＥにより、Ｓｉ基板７上の
５ｉＯｔ膜３１が完全にエツチングされるまで、ドライ
エツチングを行う。この際、ゲート電極１上には、Ｓｉ
基板７上の約２倍のＳｉＯ□膜が存在するため、Ｓｉ基
板上のＳｉＯ□膜がエツチングされても、ゲート電極上
には最初の約半分のＳｉＯ□膜が残存することになる。

また、ＲＩＥによするイオンエツチングは異方性が強く
、ゲート両側のＳｉＯ□ｉＯ□殆ど変化することなくそ
のまま残ることになる。

（３）の工程に移行し、Ｓｉ基板上にＳｉを選択的に成
長させるために、エピタキシャル成長によりＳｉＯ□膜
がエツチングされたＳｉ基板７上にＳｉをエピタキシャ
ル成長させて、成長層３２を形成する。この時、Ｓｉｎ
、には、Ｓｉがエピタキシャル成長しないため、ゲート
電極１上にはＳｉが成長しない。

この工程では、ゲート厚さを３５００〜４０００人とす
ると、約１０００〜２０００人の範囲でＳｉをエピタキ
シャル成長させる。この結果、ゲート電極１はＳｉエピ
タキシャル層内に約１０００人埋めこまれた状態となる
。

次いで（４）の工程に移行する。

この工程では、不純物イオンを高濃度に注入して、ｎ″
層からなるソース１　ドレイン領域１１゜１２を形成す
る。本実施例では、不純物イオンとしてヒ素を使用した
。

ヒ素をＩＸＩ　Ｏ”　〜６Ｘ１０”ｃｍ−”、１０〜１
００Ｋｅｖの条件でイオン注入し、次いで８００〜１１
００°Ｃの熱処理を行って、注入された不純物イオンが
ゲート電極１の下に到達する（らいまで十分拡散の為の
熱処理を行う。

このイオン注入の際、ゲート電極ｌ及び図示しないＬＯ
ＣＯ３膜が不純物イオン注入の際のマスクとなる。

また、不純物はＳｉ基板表面から内部に渡って拡散し、
Ｓｉ基板表面では不純物濃度が高い一方、ゲート電極下
の領域５０では不純物濃度が低くなっている。従って、
（１）〜（４）の工程を経ることによりＬＤＤ構造を完
成させたことになる。

この（４）のＭＯ３構造によれば、従来のようにサイド
ウオール（第２図９）を形成することなく、ＬＤＤ構造
を形成することが出来るため、不純物拡散層のゲート電
極両側における非対称がなくなる。

また、超ＬＳＩではゲート電極下の不純物拡散層の厚さ
を０．１μｍ程度（または、それ以下）に制限する必要
がある。第２図に示した従来の製造方法によれば、ｎ−
層とｎ”層を緩やかにオーバラップさせるため、熱処理
を十分行う必要がある。

しかし、これではｎ″層が基板の深い部分にまで及び、
上記要請を満足することが出来ない。また、高濃度の不
純物拡散層が基板の深い部分にまで形成されると、短チ
ヤネル効果が生ずる虞がある。

この点本実施例では、Ｓｉエピタキシャル成長層の厚さ
を調整することができ、十分Ｓｉを成長させた後熱処理
を十分行い、不純物を十分に拡散させても、不純物イオ
ンはエピタキシャル成長層３２を経てゲート電極下の領
域５０まで拡散するため、ゲート電極下の不純物拡散層
を浅く形成することができる。本実施例では、ゲート電
極下にあるｎ″層を０．１μｍにすることができる。

従って、本実施例では、ｎ″層をゲート電極下の浅い部
分に形成することができるため、短チヤネル効果を防止
することができる。

ゲート電極下への不純物拡散深さが小さくても、不純物
はＳｉのエピタキシャル成長層の表面から十分拡散され
ているために、ゲート下の不純物拡散層の不純物濃度は
小さくなっている結果、短チヤネル効果及びホットキャ
リアの発生を防止することができる。

尚、ゲート電極下の不純物拡散層の厚さは、Ｓｉエピタ
キシャル成長層の厚さを調整することにより、自由に設
定することが可能となる。

次いで（５）の工程に移行し、（４）の工程を経たＳｉ
基板表面を酸化し、フォトレジストを用いた写真蝕刻法
により、コンタクト領域内の酸化膜を除去する。そして
、真空中でＡＩを蒸発させて、つ工−ハ表面にＡＩ膜を
被着させ、この後、フォトレジストを用いた写真蝕刻法
によりパターンを形成し、フォトレジストをマスクにし
て、不用部分を除去することによりＡ１配線バターニン
グを行う。

以上説明した（１）〜（５）の工程を経由することによ
り、ＬＤＤ構造を有するｎチャネルＭＯ３ＦＥＴを製造
することができる。

第２図に示す従来の方法と本実施例法との工程数の大体
の比較を行うと、従来法では、ｎ−層の形成−ＬＴＯ膜
の形成−サイドウオールの形成−ｎ″層の形成−不純物
の拡散熱処理の五工程となるが、本実施例法では、イオ
ンエツチング−３ｉのエピタキシャル成長−ｎ″層の形
成−熱処理の四工程となり、工程が一つ減る。従って、
その分歩止まりが向上する。

さらに本実施例と従来法の比較を行うと、７度（その他
の場合も含む）傾斜イオン注入の際、不純物の拡散層が
ゲート電極の両側で非対称になる。

従来法ではｎ″層が余り深くならないようにする為、不
純物イオン注入の後の拡散熱処理をある程度控え目に行
う結果、不純物拡散層の形状の非対称を熱処理によって
補償することができない。しかし、第１図（４）の工程
で７度傾斜イオン注入を行って不純物注入層の形状が非
対称であっち、十分な熱処理を行うことにより不純物を
拡散することができるため、不純物拡散層の形状を対称
にすることができる。

上記実施例では、ｎチャネルＭＯ３ＦＥＴの製造の場合
について説明したが、本発明をＰチャネル間Ｏ３ＦＥＴ
製造の場合についても適用することが可能である。Ｐチ
ャネル間Ｏ３ＦＥＴ製造の場合、ｐ型不純物として、ホ
ウ素イオンまたは弗化ホウ素イオンを使用するが、この
イオンを注入すると基板の深部までイオン注入されて、
ｐ″層が基板の深い部分に形成され短チヤネル効果の発
生を避けることが困難であった。しかし、本発明によれ
ば、ゲート電極下の不純物拡散層を浅く形成することが
できるため、Ｐチャネル間Ｏ３ＦＥＴの短チヤネル効果
を防止することが可能となる。

また、上記実施例では、ゲート電極としてポリシリコン
電極を用いたがこれに限定されず、例えばＡＩ電極を用
いることも可能である。

また、第３図の断面図に示すように、ゲート電極１の両
側のｎ″層をゲート電極の下端までエツチングする工程
を付加することも可能である。このような工程を付加す
ることにより、次のような効果を生ずる。

絶縁層（ＳｉＯ□膜３０）を間に持つ導体（ゲート電極
１とｎ″層１１．１２）は容易にコンデンサ化し、回路
内の寄生容量となって、遅延時間や使用電力にも影響す
るようになるが、第３図に示すように、導体であるｎ“
層のゲート電極側をゲート電極下端までエツチングする
ことにより、このような問題を避けることができる。

尚、本実施例はＭＯＳ　　ＦＥＴの製造の場合について
説明したがこれに限定されることなく、他の半導体素子
を形成する場合についても本発明方法を適用することが
可能である。

また、本実施例で述べた各数値はいづれも一例であり、
これに限定されるものではない。

さらに、エピタキシャル成長法としては、ＣｖＤによる
もの、またはＰＶＤによるものを利用することができる
。

〔発明の効果〕

以上説明したように、本発明に係る半導体装置の製造方
法によれば、従来のようにサイドウオールの形成を必要
とすることなく　ＬＤＤ構造を得ることができる。

したがって、ゲート電極の両側の不純物拡散層を対称に
形成することが可能となるため、どちらの不純物拡散層
をソースまたはドレインとしても、素子特性に影響が無
い半導体装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るｎチャネルＭＯ３ＦＥ
Ｔの製造工程を示す断面図、第２図は従来のｎチャネル
ＭＯ３ＦＥＴの製造工程を示す断面図、第３図は他の実
施例により製造されたｎチャネルＭＯ３ＦＥＴの構造を
示す断面図である。 図中、１はゲート電極、７はＳｉ基板、５，６゜１１．
１２は不純物イオンの拡散Ｎ（ソース又はドレイン領域
）、３２はＳｉのエピタキシャル成長層である。

Claims (1)

【特許請求の範囲】
1. （１）Ｓｉ基板上にゲート電極を形成する工程と、該ゲ
   ート電極をマスクとして不純物を前記Ｓｉ基板に拡散し
   て、ソース、ドレイン領域を形成する工程と、を有して
   なる半導体装置の製造方法において、前記ゲート電極形
   成後Ｓｉ基板上にＳｉを選択的に成長させ、次いで、当
   該Ｓｉ成長層に前記不純物を拡散させることを特徴とす
   る半導体装置の製造方法。