JPH02183577A - 半導体リレー装置 - Google Patents
半導体リレー装置Info
- Publication number
- JPH02183577A JPH02183577A JP1003164A JP316489A JPH02183577A JP H02183577 A JPH02183577 A JP H02183577A JP 1003164 A JP1003164 A JP 1003164A JP 316489 A JP316489 A JP 316489A JP H02183577 A JPH02183577 A JP H02183577A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- light
- photodetector
- mos
- receiving element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｍ東上の利用分野）
本発明は、光信号によりＭＯ３型電界効果トランジスタ
（以下ＭＯ３という）を制御する半導体リレー装置に関
するものである。
（以下ＭＯ３という）を制御する半導体リレー装置に関
するものである。
（従来の技術〉
光信号によりＭＯＳを制御する半導体リレー装置におい
ては、発光素子からの光を受信する受光素子として、従
来は単結晶に加工したフォトダイオードが用いられてい
る。このフォトダイオードは、ＭＯＳのゲートに印加す
るのに必要な電圧を得るために、絶縁膜で分離され九複
数個のフォトダイオードが一個のチップ上に形成され、
それらｔ−直列に接続した構造になっていた。
ては、発光素子からの光を受信する受光素子として、従
来は単結晶に加工したフォトダイオードが用いられてい
る。このフォトダイオードは、ＭＯＳのゲートに印加す
るのに必要な電圧を得るために、絶縁膜で分離され九複
数個のフォトダイオードが一個のチップ上に形成され、
それらｔ−直列に接続した構造になっていた。
（発明が解決しようとする課題）
従来は前述のようなフォトダイオードを使用するので、
製造プロセスが複雑であり、かつ各プロセスが高度な技
術全必要とするため、製造価格が高くなっていた。本発
明は、単結晶を用いたフォトダイオードの代ジに薄膜受
光素子を用いて、前記の問題を解決すること全目的とす
る。
製造プロセスが複雑であり、かつ各プロセスが高度な技
術全必要とするため、製造価格が高くなっていた。本発
明は、単結晶を用いたフォトダイオードの代ジに薄膜受
光素子を用いて、前記の問題を解決すること全目的とす
る。
（課題を解決するための手段）
本発明においては、発光素子からの光を受光する素子と
して、薄膜フォトトランジスタか又は薄膜光導電素子の
ような薄膜受光素子を用い、これらの素子が受光した時
の抵抗値の変化によって、ＭＯＳのゲート電圧全制御す
るようにした。更に、この薄膜受光素子全絶縁膜を介し
てＭＯＳの上に一体形成する。
して、薄膜フォトトランジスタか又は薄膜光導電素子の
ような薄膜受光素子を用い、これらの素子が受光した時
の抵抗値の変化によって、ＭＯＳのゲート電圧全制御す
るようにした。更に、この薄膜受光素子全絶縁膜を介し
てＭＯＳの上に一体形成する。
（作用）
本発明によれば、ＭＯＳのゲート制御電圧を得るために
、複数個のフォトダイオードを使用する必要がなく、−
個の薄膜受光素子によってＭＯＳのゲート電圧を制御で
きる。薄膜受光素子とＭＯＳを一体化すると小型化する
ことができる。
、複数個のフォトダイオードを使用する必要がなく、−
個の薄膜受光素子によってＭＯＳのゲート電圧を制御で
きる。薄膜受光素子とＭＯＳを一体化すると小型化する
ことができる。
（実施例）
第１図（ａ） 、 （ｂ）は本発明の実施例の斜視図で
あって、同図（ａ）は発光素子１７．薄膜受光素子１９
゜及びＭＯＳ２１を基台１８の上部に＆！置した例であ
る。発光素子１７は発光素子保持台１６に保持され、こ
れに対向して薄膜受光素子１９が設けられ、これに隣接
してＭＯＳ２１が取付けられて因る。これらの素子と外
部接続用の端子２３．２３・・・は、互にリード線２０
．２０・・・によって接続される０ 同図（ｂ）は、薄膜受光素子とＭＯＳを一体化した例で
あって、一体化素子２２は受光素子側を上面にして発光
素子１７に対向して、基台１８に重ねて取付けられてい
る。その他の点に関しては、同図（ａ）と同様である。
あって、同図（ａ）は発光素子１７．薄膜受光素子１９
゜及びＭＯＳ２１を基台１８の上部に＆！置した例であ
る。発光素子１７は発光素子保持台１６に保持され、こ
れに対向して薄膜受光素子１９が設けられ、これに隣接
してＭＯＳ２１が取付けられて因る。これらの素子と外
部接続用の端子２３．２３・・・は、互にリード線２０
．２０・・・によって接続される０ 同図（ｂ）は、薄膜受光素子とＭＯＳを一体化した例で
あって、一体化素子２２は受光素子側を上面にして発光
素子１７に対向して、基台１８に重ねて取付けられてい
る。その他の点に関しては、同図（ａ）と同様である。
第２図は、第１図（ａ）、（ｂ）に示される装置の使用
状態の回路図を示す。例えば、発光ダイオードのような
発光素子１は、端子ＴＩ、Ｔ２から適宜の信号全与えら
れて発光する。これに対向して設けられた薄膜受光素子
２は、例えばフォトトランジスタ型の場合は、ペースが
受光面となり、コレクタが端子Ｔ８に接続され、エミッ
タはＭＯＳ３のゲートに接続されると共に、抵抗４を介
して端子Ｔ４に接続される。ＭＯＳ３のソース又はドレ
インは、端子Ｔ４に接続され、ＭＯＳ３のドレイン又は
ソースは、端子Ｔ５に接続されている。
状態の回路図を示す。例えば、発光ダイオードのような
発光素子１は、端子ＴＩ、Ｔ２から適宜の信号全与えら
れて発光する。これに対向して設けられた薄膜受光素子
２は、例えばフォトトランジスタ型の場合は、ペースが
受光面となり、コレクタが端子Ｔ８に接続され、エミッ
タはＭＯＳ３のゲートに接続されると共に、抵抗４を介
して端子Ｔ４に接続される。ＭＯＳ３のソース又はドレ
インは、端子Ｔ４に接続され、ＭＯＳ３のドレイン又は
ソースは、端子Ｔ５に接続されている。
薄膜受光素子は光が当っている時は、電気抵抗が著しく
減少し、光が当っていない時は著しく増加する０従って
、発光素子１が入力信号に従って発光すると、受光した
薄膜受光素子２の抵抗が減少し、端子Ｔ８から印加され
る電圧は、ＭＯＳ３のゲートに印加され、ＭＯＳ３が導
通状態となるから、端子Ｔ４と端子Ｔ５の間には電流が
流れることになる。これと逆に、発光素子１が発光して
いないときは、薄膜受光素子２の抵抗が大きく、端子Ｔ
８からの電圧はＭＯＳ３のゲートに殆んど印加されない
。従って、ＭＯＳ３は導通しない。
減少し、光が当っていない時は著しく増加する０従って
、発光素子１が入力信号に従って発光すると、受光した
薄膜受光素子２の抵抗が減少し、端子Ｔ８から印加され
る電圧は、ＭＯＳ３のゲートに印加され、ＭＯＳ３が導
通状態となるから、端子Ｔ４と端子Ｔ５の間には電流が
流れることになる。これと逆に、発光素子１が発光して
いないときは、薄膜受光素子２の抵抗が大きく、端子Ｔ
８からの電圧はＭＯＳ３のゲートに殆んど印加されない
。従って、ＭＯＳ３は導通しない。
このようにして、発光素子１へ信号を入力することによ
って、ＭＯＳ３がリレーとして動作する。
って、ＭＯＳ３がリレーとして動作する。
第３図（ａ） 、 （ｂ）は、薄膜受光素子として使用
される薄膜フォトトランジスタの例の断面図である。
される薄膜フォトトランジスタの例の断面図である。
同図（ａ）は、ガラス基板を用いた例であって、ガラス
基板３０の表面に透明電極５を形成し、その上に非晶質
シリコン系合金（ａ −５ｉ ：Ｈ，ａ −３ｉｃ ：
Ｈｌａ−５ＩＧｅ：Ｈ及びこれらの弗素系合金等〕の半
導体膜１４ （ｎ＋ ｌ＋ ｐｒ １１ ｎからなる）
’ｋ ｆＡ Ａｊする。
基板３０の表面に透明電極５を形成し、その上に非晶質
シリコン系合金（ａ −５ｉ ：Ｈ，ａ −３ｉｃ ：
Ｈｌａ−５ＩＧｅ：Ｈ及びこれらの弗素系合金等〕の半
導体膜１４ （ｎ＋ ｌ＋ ｐｒ １１ ｎからなる）
’ｋ ｆＡ Ａｊする。
この符号は７４電型を示す。次に、その表面に金属電極
６を形成し、必要な部分に接続端子７．７を投ける。
６を形成し、必要な部分に接続端子７．７を投ける。
第３図（ｂ）は金属基板？用いた例であって、金属基板
３１の表面に直接半導体膜１４ （ｎ＋ １ｍ ｐｒ
ｌ＋ｎからなる）を積層する。それらの表面に透明電極
５を形成し、接続１子７を設ける。金属基板３１の底面
は、他方の電極となる。
３１の表面に直接半導体膜１４ （ｎ＋ １ｍ ｐｒ
ｌ＋ｎからなる）を積層する。それらの表面に透明電極
５を形成し、接続１子７を設ける。金属基板３１の底面
は、他方の電極となる。
第４図（ａ）乃至（ｆ）は、薄膜受光素子として使用さ
れる薄膜光導電素子の断面図である。同図（ａｔ 、
（ｂ）。
れる薄膜光導電素子の断面図である。同図（ａｔ 、
（ｂ）。
（ｃｌはガラス基板３０を用いた各種の例である。いず
れの素子も、ガラス基板３０の表面に透明電極８を形成
し、その上に薄膜フォトトランジスタの場合と同様な非
晶質シリコン系合金の半導体膜１４（ｐ、ｉ、ｎからな
る）を積層し、その上に金属電極９を形成し、必要な部
分に接続端子１０．１０ｉ設けである。半導体膜の積層
の順序はｎ、 ｉｔ ｐの順でも良い。電流の方向が逆
になるだけである。
れの素子も、ガラス基板３０の表面に透明電極８を形成
し、その上に薄膜フォトトランジスタの場合と同様な非
晶質シリコン系合金の半導体膜１４（ｐ、ｉ、ｎからな
る）を積層し、その上に金属電極９を形成し、必要な部
分に接続端子１０．１０ｉ設けである。半導体膜の積層
の順序はｎ、 ｉｔ ｐの順でも良い。電流の方向が逆
になるだけである。
光導電素子であるのに、ｐｌｎの接合構造をとるのは、
電極からのキャリアの注入を防ぐ九めであり、この構造
とすることにより、暗時の漏れ電流を著しく小さくする
ことができる。
電極からのキャリアの注入を防ぐ九めであり、この構造
とすることにより、暗時の漏れ電流を著しく小さくする
ことができる。
同図（ｂ）と同図（ａ）との差は、同図（ｂ）において
は、半導体膜と金属電極１０が２分割され、透明電極８
を介して接続されていることである。この構造では、２
つの金属電極１０．１０の間に電圧が印加された場合、
一方は必らず逆バイアスになるため、印加電圧の極性が
正の場合でも１、負の場合でも、同様な特性が得られる
。従って、配線時に接続端子１０．１０の間は、極性に
関係なく接続できる。
は、半導体膜と金属電極１０が２分割され、透明電極８
を介して接続されていることである。この構造では、２
つの金属電極１０．１０の間に電圧が印加された場合、
一方は必らず逆バイアスになるため、印加電圧の極性が
正の場合でも１、負の場合でも、同様な特性が得られる
。従って、配線時に接続端子１０．１０の間は、極性に
関係なく接続できる。
同図（ｃ）と同図（ａ）との差は、同図（Ｃ）において
は、金ｙｊ４電極９のみが２分割されていることである
。
は、金ｙｊ４電極９のみが２分割されていることである
。
半導体膜の電気抵抗が大きく、殆んどの電流が透明電極
８を通って流れる場合は、同図（ｂ）の素子と同様な特
性が得られる、 同図（ｂ）と同図（ｃ）の中間の構造の素子を用いるこ
とができる。すなわち、半導体膜を分割する際に、同図
（ｂ）のように半導体膜全体を分割せずに、ｎ層のみ、
或はｎｆｆ１と１層の一部のみを除去した素子でも、半
導体膜の電気抵抗が大きい場合は、殆どの使用条件下に
おいて、同図（ｂ）の素子と同様な効果を示す。
８を通って流れる場合は、同図（ｂ）の素子と同様な特
性が得られる、 同図（ｂ）と同図（ｃ）の中間の構造の素子を用いるこ
とができる。すなわち、半導体膜を分割する際に、同図
（ｂ）のように半導体膜全体を分割せずに、ｎ層のみ、
或はｎｆｆ１と１層の一部のみを除去した素子でも、半
導体膜の電気抵抗が大きい場合は、殆どの使用条件下に
おいて、同図（ｂ）の素子と同様な効果を示す。
第３図（ｄ） 、 （ｅ） 、 （ｆ）は金属基板３１
の表面に半導体膜を形成し、その上に透Ｆ３Ａ電極８ｆ
ｔ形成し、接続端子１０全設けである。それぞれ、第３
図（ａ）。
の表面に半導体膜を形成し、その上に透Ｆ３Ａ電極８ｆ
ｔ形成し、接続端子１０全設けである。それぞれ、第３
図（ａ）。
（ｂ） 、 （（りに対応するものであって、それぞれ
の差は、第３図（ａ） 、 （ｂ） 、 （ｃ）の場合
と同様である。
の差は、第３図（ａ） 、 （ｂ） 、 （ｃ）の場合
と同様である。
第３図（ａ） 、 （ｂ） 、第４図（ａ）乃至（ｆ）
に示されるような薄膜受光素子は、ガラス基板３０又は
金属基板３１以外に、各種の材料の基板を用いることが
できる。半導体膜全非晶質で積層するときは、２５０℃
以下の低温でも形成できるので、ＭＯＳの表面全絶縁膜
で被覆し、その上に薄膜受光素子を形成することができ
る。ＷＪｓ図はその一実施例の断面図である。周知の製
法で製造されたＭＯ８ＩＩの表面に絶縁膜１２全形成し
、その上に金属電極１３及び半導体膜１４を形成する。
に示されるような薄膜受光素子は、ガラス基板３０又は
金属基板３１以外に、各種の材料の基板を用いることが
できる。半導体膜全非晶質で積層するときは、２５０℃
以下の低温でも形成できるので、ＭＯＳの表面全絶縁膜
で被覆し、その上に薄膜受光素子を形成することができ
る。ＷＪｓ図はその一実施例の断面図である。周知の製
法で製造されたＭＯ８ＩＩの表面に絶縁膜１２全形成し
、その上に金属電極１３及び半導体膜１４を形成する。
この半導体膜は、第３図（ａ） 、 （ｂ）又は第４図
（ａ）乃至（ｆ）について説明され九ものと同様なもの
である。さらにその上に、透明電極１５を形成する。金
属電極１３及び透明電極１５は、ＭＯ３ＩＩと適轟な個
所で接続されるＯ （発明の効果９ 本発明によれば、製造プロセスの簡単な薄膜受光素千金
、受光素子として用いているので、リレー装置を安価に
製造できる。また、受光素子とＭＯＳｉ一体化できるの
で、装置が小さくなり、広い用途のリレー装置が得られ
る。
（ａ）乃至（ｆ）について説明され九ものと同様なもの
である。さらにその上に、透明電極１５を形成する。金
属電極１３及び透明電極１５は、ＭＯ３ＩＩと適轟な個
所で接続されるＯ （発明の効果９ 本発明によれば、製造プロセスの簡単な薄膜受光素千金
、受光素子として用いているので、リレー装置を安価に
製造できる。また、受光素子とＭＯＳｉ一体化できるの
で、装置が小さくなり、広い用途のリレー装置が得られ
る。
第１図（ａ）、（ｂＪは本発明の実施例の斜視図、第２
図は本発明の使用状態の回路図、第３図（ａ） 、 （
ｂ）は本発明に使用される薄膜フォトトランジスタの例
の断面図、第４図（ａ）乃至（ｆ）は本発明に使用され
る薄膜光導電素子の断面図、第５図は一体化素子の断面
図である。 １・・・発光素子、２・・・薄膜受光素子、３・・・Ｍ
ＯＳ、４・・・抵抗、５・・・透明電極、６・・・金Ｐ
Ａ電極、７・・・接続端子、８・・・透明電極、９・・
・金Ｒ電極、１ｏ・・・接続端子、１１・・・ＭＯＳ、
１２・・・絶縁膜、１３・・・金属電極、１４・・・半
導体膜、１５・・・透明電極、１６・・・発光素子保持
台、１７・・・発光素子、１８・・・基台、１９・・・
薄膜受光素子、２ｏ・・・リード線、２１・・・ＭＯＳ
、２２・・・一体化素子、２３・・・端子、３ｏ・・・
ガラス基板、３１・・・金属基板
図は本発明の使用状態の回路図、第３図（ａ） 、 （
ｂ）は本発明に使用される薄膜フォトトランジスタの例
の断面図、第４図（ａ）乃至（ｆ）は本発明に使用され
る薄膜光導電素子の断面図、第５図は一体化素子の断面
図である。 １・・・発光素子、２・・・薄膜受光素子、３・・・Ｍ
ＯＳ、４・・・抵抗、５・・・透明電極、６・・・金Ｐ
Ａ電極、７・・・接続端子、８・・・透明電極、９・・
・金Ｒ電極、１ｏ・・・接続端子、１１・・・ＭＯＳ、
１２・・・絶縁膜、１３・・・金属電極、１４・・・半
導体膜、１５・・・透明電極、１６・・・発光素子保持
台、１７・・・発光素子、１８・・・基台、１９・・・
薄膜受光素子、２ｏ・・・リード線、２１・・・ＭＯＳ
、２２・・・一体化素子、２３・・・端子、３ｏ・・・
ガラス基板、３１・・・金属基板
Claims (1)
- 【特許請求の範囲】 １、発光素子と、発光素子からの光により光電流を発生
する薄膜受光素子と、薄膜受光素子の抵抗値変化により
ゲート電圧を制御されるＭＯＳ型電界効果トランジスタ
とを有する半導体リレー装置 ２、薄膜受光素子は絶縁膜を介してＭＯＳ型電界効果ト
ランジスタの上に形成された請求項１記載の半導体リレ
ー装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003164A JPH02183577A (ja) | 1989-01-10 | 1989-01-10 | 半導体リレー装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003164A JPH02183577A (ja) | 1989-01-10 | 1989-01-10 | 半導体リレー装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183577A true JPH02183577A (ja) | 1990-07-18 |
Family
ID=11549718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1003164A Pending JPH02183577A (ja) | 1989-01-10 | 1989-01-10 | 半導体リレー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11094681B2 (en) | 2018-12-13 | 2021-08-17 | Kabushiki Kaisha Toshiba | Photocoupler and packaging member thereof |
| JP2024046398A (ja) * | 2022-09-22 | 2024-04-03 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-01-10 JP JP1003164A patent/JPH02183577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11094681B2 (en) | 2018-12-13 | 2021-08-17 | Kabushiki Kaisha Toshiba | Photocoupler and packaging member thereof |
| JP2024046398A (ja) * | 2022-09-22 | 2024-04-03 | 株式会社東芝 | 半導体装置 |
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