JPH02184074A - 高耐圧プレーナ素子 - Google Patents
高耐圧プレーナ素子Info
- Publication number
- JPH02184074A JPH02184074A JP293289A JP293289A JPH02184074A JP H02184074 A JPH02184074 A JP H02184074A JP 293289 A JP293289 A JP 293289A JP 293289 A JP293289 A JP 293289A JP H02184074 A JPH02184074 A JP H02184074A
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- JP
- Japan
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- film
- rfp
- conductivity type
- resistance
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は高耐圧のプレーナ素子に関する。
（従来の技術）
最近、第４図に示すようなｎ−型Ｓｔ層を有する基体１
に設けたプレーナ形のＰ”ｎ接合ダイオードにおいて、
Ｐ 拡散層２の不純物総量を３ Ｘ １０１２ｃｍ−２
前後にすることによって高い逆耐圧が得られることが知
られている。このような構造ではＲＦ Ｐ （Ｒｅｓｉ
ｓｔｉｖｅ Ｆｉｅｌｄ Ｐｌａｔｅ）と呼れる一高抵
抗膜９の一端はＰ 層２の電位と等しく多端はｎ 層８
の電位と等しくなっており、またｎ＋層の電位はウェハ
の裏側に設けたカソード電極５と等しくなるので、この
ＲＦＰ内には微妙な電流が流れ電位傾斜が生じる。この
−様な電位傾斜はシリコン内部の電界集中を緩和するよ
うに働ぐので、局所的な電界集中はある程度減少し高耐
圧が実現できる。しかしながらこのようなＲＦＰの効果
を充分に発揮するために、ＲＦＰ中において緩やかな電
位傾斜を形成するには、例えば３００μｍ以上の充分な
長さのＲＦＰが必要である。また、Ｐ＋層２の周辺にＰ
−層６を設けた構造ではＰ−層端において電界集中が生
じ、これが耐圧低下の原因となり、Ｐ−層６による耐圧
の向上には限界があった。ここで、第４図中の符号３は
アノード電極、４はｎ 層、９はＳ Ｉ ＰＯＳ（Ｓｅ
ｉｌ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏ１ｙｃｒｙｓｔａｌ
ｌｌｎ ５ｌｌｌｌｃｏｎ）膜で形成したＲＦＰおよび
１２はＡｇ電極をそれぞれ示す。この時のＲＦＰ上の座
標をｘ 、ｘ でｌ 示した。
に設けたプレーナ形のＰ”ｎ接合ダイオードにおいて、
Ｐ 拡散層２の不純物総量を３ Ｘ １０１２ｃｍ−２
前後にすることによって高い逆耐圧が得られることが知
られている。このような構造ではＲＦ Ｐ （Ｒｅｓｉ
ｓｔｉｖｅ Ｆｉｅｌｄ Ｐｌａｔｅ）と呼れる一高抵
抗膜９の一端はＰ 層２の電位と等しく多端はｎ 層８
の電位と等しくなっており、またｎ＋層の電位はウェハ
の裏側に設けたカソード電極５と等しくなるので、この
ＲＦＰ内には微妙な電流が流れ電位傾斜が生じる。この
−様な電位傾斜はシリコン内部の電界集中を緩和するよ
うに働ぐので、局所的な電界集中はある程度減少し高耐
圧が実現できる。しかしながらこのようなＲＦＰの効果
を充分に発揮するために、ＲＦＰ中において緩やかな電
位傾斜を形成するには、例えば３００μｍ以上の充分な
長さのＲＦＰが必要である。また、Ｐ＋層２の周辺にＰ
−層６を設けた構造ではＰ−層端において電界集中が生
じ、これが耐圧低下の原因となり、Ｐ−層６による耐圧
の向上には限界があった。ここで、第４図中の符号３は
アノード電極、４はｎ 層、９はＳ Ｉ ＰＯＳ（Ｓｅ
ｉｌ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏ１ｙｃｒｙｓｔａｌ
ｌｌｎ ５ｌｌｌｌｃｏｎ）膜で形成したＲＦＰおよび
１２はＡｇ電極をそれぞれ示す。この時のＲＦＰ上の座
標をｘ 、ｘ でｌ 示した。
（発明が解決しようとする課題）
以上のように、従来の接合終端技術では充分な耐圧を得
るには、接合終端部に大きな面積が必要であり、しかも
、チップの有効面積が小さくなるという問題があった。
るには、接合終端部に大きな面積が必要であり、しかも
、チップの有効面積が小さくなるという問題があった。
また理想平坦接合耐圧よりもかなり逆阻止耐圧が小さい
という問題もあった。
という問題もあった。
本発明は逆阻止耐圧が充分に高く、またチップの有効面
積が大きい高耐圧プレーナ素子を提供することを目的と
する。
積が大きい高耐圧プレーナ素子を提供することを目的と
する。
［発明の構成］
（課題を解決するための手段）
本発明にかかる高耐圧プレーナ素子は逆電圧印加時に基
板表面電界を緩和するために設けたＲＦＰ上に金属のリ
ングを設け、このリングを前記ＲＦＰとは分離された領
域に形成された抵抗性の高抵抗膜を抵抗として介して電
極とコンタクトすることによりＲＦＰの電位分布を制御
して、短いＲＦＰで充分に緩かな電位勾配を実現する。
板表面電界を緩和するために設けたＲＦＰ上に金属のリ
ングを設け、このリングを前記ＲＦＰとは分離された領
域に形成された抵抗性の高抵抗膜を抵抗として介して電
極とコンタクトすることによりＲＦＰの電位分布を制御
して、短いＲＦＰで充分に緩かな電位勾配を実現する。
（作 用）
ＲＦＰとは分離された領域に形成した高抵抗膜をＲＦＰ
と直列に接続することによりＲＦＰ長を充分に長くした
のと同様な効果が短いＲＦＰ長で得られる。従って接合
終端部に上記のような構造を設ければ、従来よりもより
高濃度のＰ−層を形成し主接合での電界集中を緩和する
ことができる。
と直列に接続することによりＲＦＰ長を充分に長くした
のと同様な効果が短いＲＦＰ長で得られる。従って接合
終端部に上記のような構造を設ければ、従来よりもより
高濃度のＰ−層を形成し主接合での電界集中を緩和する
ことができる。
（実施例）
低抵抗ｎ層層４の上に高抵抗ロー層ｌを形成したｕ板か
ら出発する。まず１μｍ程度の厚いＳ ｌ ０２膜を形
成し、ＲＦＰプロセスによってＰ 層２を形成する窓を
あける。次にイオン注入によりＳ ｉｏ ２をマスクと
してボロンイオンを２×１０Ｉ５ｃ１１１−２注入する
。次に再びＰＥＰプロセスによって窓を外側に１００μ
ｍ広くする。再びボロンを３ Ｘ １０ ”’ｃｍ−２
注入する。次に再びＰＥＰによって素子の周辺のＳ ｉ
０２膜を除き、レジストでＰ＋層２とＰ−層６の部分
をおおってリンを５ Ｘ １０１４ｃ＋＋＋−２注入す
る。次に窒素雰囲気中で１１００℃１時間アニールした
後Ｎ ：Ｏ−１ｏ：１の雰囲気中で拡散し１０μｍの
ｎ 層８を形成する。次に基板表面のＳ ｉｏ ２膜を
除去して再び１μｍ程度の５ＩＯ２膜を形成する。次に
Ｐ 層２の一部とｎ 層８の一部の表面の５ＬＯ３膜を
除き５ＩＰＯＳ膜を１μｍ堆積し、Ｐ 層、ｎ層、Ｐ＋
層の一部、ｎ−層の一部以外の５ＩＰＯ８膜を取り除き
、ＲＦＰとして作用する５ＩＰＯ８膜９と高抵抗膜とし
て作用するＳ Ｉ ＰＯＳ膜１１を形成する。全体にＣ
ＶＤによって８１０２膜を堆積し、電極のための窓あけ
をして、Ａｎｔａ極３，１０．１２を形成して第１図の
素子が完成する。
ら出発する。まず１μｍ程度の厚いＳ ｌ ０２膜を形
成し、ＲＦＰプロセスによってＰ 層２を形成する窓を
あける。次にイオン注入によりＳ ｉｏ ２をマスクと
してボロンイオンを２×１０Ｉ５ｃ１１１−２注入する
。次に再びＰＥＰプロセスによって窓を外側に１００μ
ｍ広くする。再びボロンを３ Ｘ １０ ”’ｃｍ−２
注入する。次に再びＰＥＰによって素子の周辺のＳ ｉ
０２膜を除き、レジストでＰ＋層２とＰ−層６の部分
をおおってリンを５ Ｘ １０１４ｃ＋＋＋−２注入す
る。次に窒素雰囲気中で１１００℃１時間アニールした
後Ｎ ：Ｏ−１ｏ：１の雰囲気中で拡散し１０μｍの
ｎ 層８を形成する。次に基板表面のＳ ｉｏ ２膜を
除去して再び１μｍ程度の５ＩＯ２膜を形成する。次に
Ｐ 層２の一部とｎ 層８の一部の表面の５ＬＯ３膜を
除き５ＩＰＯＳ膜を１μｍ堆積し、Ｐ 層、ｎ層、Ｐ＋
層の一部、ｎ−層の一部以外の５ＩＰＯ８膜を取り除き
、ＲＦＰとして作用する５ＩＰＯ８膜９と高抵抗膜とし
て作用するＳ Ｉ ＰＯＳ膜１１を形成する。全体にＣ
ＶＤによって８１０２膜を堆積し、電極のための窓あけ
をして、Ａｎｔａ極３，１０．１２を形成して第１図の
素子が完成する。
本発明はＭＯＳ Ｆ Ｅ Ｔ、サイリスタ等のプレーナ
素子一般に適用できる。
素子一般に適用できる。
［発明の効果］
以上述べたように本発明を用いれば、素子の有効面積を
大きくし、しかも耐圧理想平坦接合に充分に近い耐圧を
持つ高耐圧プレーナ素子を実現することができる。
大きくし、しかも耐圧理想平坦接合に充分に近い耐圧を
持つ高耐圧プレーナ素子を実現することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のプレーナ素子の接合終端部
の断面図、第２図はそのプレーナ素子の接合終端部の上
面図、第３図は同じ逆電圧を印加したときのＲＦＰ上の
電位分布の従来例と本発明の第１図に示す実施例の比較
を示す説明図、第４図は従来のプレーナ素子の接合終端
部の一例を示す断面図である。 １・・・ロー型Ｓｉ層、２・・・Ｐ＋層、３・・・アノ
ード電極。 ４・・・ｎ 層。 カ ッ ド電極。
の断面図、第２図はそのプレーナ素子の接合終端部の上
面図、第３図は同じ逆電圧を印加したときのＲＦＰ上の
電位分布の従来例と本発明の第１図に示す実施例の比較
を示す説明図、第４図は従来のプレーナ素子の接合終端
部の一例を示す断面図である。 １・・・ロー型Ｓｉ層、２・・・Ｐ＋層、３・・・アノ
ード電極。 ４・・・ｎ 層。 カ ッ ド電極。
Claims (2)
- （１）第１導電型の高抵抗基板に第２導電型の高濃度層
を設け、この第２導電型の高濃度層の周囲を取り囲んで
第２導電型の低濃度層を設け、前記低濃度層とその周辺
の高抵抗層上に絶縁膜を配し、その絶縁膜上に高抵抗膜
を設けた高耐圧プレーナ素子において、 前記第１導電型の高抵抗基板と前記第２導電型の低濃度
層とにより形成されるＰＮ接合の基板露出部よりほぼ等
しい距離の前記高抵抗膜上の領域に導電体膜を設け、こ
の導電体膜と前記第１導電型の高抵抗基板と前記第２導
電型の高濃度層の一方または両方と抵抗体を介して導電
体により配線したことを特徴とする高耐圧プレーナ素子
。 - （２）前記抵抗体を前記高抵抗膜と同時に形成した高抵
抗膜を利用することを特徴とする請求項１記載の高耐圧
プレーナ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP293289A JPH02184074A (ja) | 1989-01-11 | 1989-01-11 | 高耐圧プレーナ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP293289A JPH02184074A (ja) | 1989-01-11 | 1989-01-11 | 高耐圧プレーナ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02184074A true JPH02184074A (ja) | 1990-07-18 |
Family
ID=11543121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP293289A Pending JPH02184074A (ja) | 1989-01-11 | 1989-01-11 | 高耐圧プレーナ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02184074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475258A (en) * | 1992-10-30 | 1995-12-12 | Nippondenso Co., Ltd. | Power semiconductor device with protective element |
| JP2022074323A (ja) * | 2020-11-04 | 2022-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1989
- 1989-01-11 JP JP293289A patent/JPH02184074A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475258A (en) * | 1992-10-30 | 1995-12-12 | Nippondenso Co., Ltd. | Power semiconductor device with protective element |
| JP2022074323A (ja) * | 2020-11-04 | 2022-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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