JPH0218646A - 入出力共用メモリの再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 入出力共用メモリの再生回路に関し、 誤って書込んだデータをリアルタイムにもとのデータに
書直しすることを目的とし、 直前のアドレスとデータを記憶する第１段のアドレスレ
ジスタとデータレジスタと、メモリの書込可信号により
ライトサイクルだけ上記アドレスレジスタの内容とデー
タレジスタの内容とを記憶する第２段のアドレスレジス
タとデータレジスタと、ＣＰＵからの再書込信号により
上記第２段のアドレスレジスタからのアドレスと上記第
２段のデータレジスタからのデータに、通常のアドレス
とデータを切変えるアドレスセレクタとデータセレクタ
とを備え、 あるライトサイクル■において直前のライトサイクルＩ
の書込みが誤りと判定された場合、次のライトサイクル
ＩＩＩにおいて直前のライトサイクル■で読出されたメ
モリ内容を再書込みするように構成する。

〔産業上の利用分野〕

本発明は、入出力共用メモリの再生回路に関する。

一般にメモリ回路においては、書込め以前の状態を再生
可能として、ＣＰＵ制御時等に誤書込みを検出した場合
にリアルタイムにデータの書直しをすることが可能であ
る。

交換機や電話機器等の分野においても、メインメモリや
通話路メモリのメモリ回路にこれらの再生機能が必要で
ある。

〔従来の技術〕

従来再生可能なメモリとして、入出力が分離したメモリ
の再生については可能であったが、入出力共用のメモリ
については再生された例がなかった。

従来の入出力分離されたメモリの再生回路を第４図に示
す。図において、１１はアドレスを記憶するためのアド
レスレジスタ、１２はデータを記憶するためのデータレ
ジスタ、１５はアドレスセレクク、１６はデータセレク
タを示し、１７は一般的ｌｋメモリ構成であり、入力（
ＤＩＮ）と出力（ＤＯＩＩＴ　）とは分離している。１
日はクロック（ＣＫ）と書込可信号（ＷＥ）との論理積
回路である。

メモリ１７の出力（ＤＯＩＩＴ　）はデータレジスタ〕
２に入力されており、書込可信号（ＷＥ）が“Ｌ″レヘ
ルなっている時のクロック（ＣＭ）によってメモリ１７
の出力（ＤＯＩＩＴ　）はデータレジスタ１２に記憶さ
れる。

同様にアドレスも書込可信号（ＷＥ）が“Ｌ”　レヘル
になっている時のみアドレスレジスタ１１に記憶される
。通常のメモリ動作状態では、アドレスセレクタ１５内
は■〜■の経路を、データセレクタ１６内は■〜■の経
路を選択してリード・ライトを行う。

ある書込み時間において、ＣＰＵ等によりライトサイク
ルが誤ったと判断された場合、再書込信号がＣＰＵ等の
制御により“１１”となり、再書込モードに入る。再書
込モードのザイクルではアドレスセレクク１５は■〜■
の経路を選択し、直前のライトサイクルでアドレスレジ
スタ１５に記憶されたアドレスが選択される。同様にデ
ータセレクタ１６内は■〜■の経路を選択し、直前のラ
イトサイクルで記憶されたデータをメモリのＤＩＨに入
力する。

このように再書込サイクルが完了すると誤ったライトサ
イクルの直前のメモリ内容を再現することができる。

第５図に従来のメモリ再生回路のタイミングチャートを
示す。図において、ライトサイクルをそれぞれ■、ｎ、
ｍ、ｒｖとし、ライトサイクルＩで書込んだデータをラ
イトサイクル■で続出し、ライトサイクル■で書込んだ
データをライトサイクル■で続出す。ライトサイクル■
で書込みが誤ったと判断された場合、直前のライトサイ
クル■で記憶されたデータをライトサイクル■で再現す
ることができる。ライトサイクル■で再書込信号は誤り
制御で“Ｈ”になり、再書込信号が完了すればＬ″にな
り、ライトサイクル■では通常の状態に戻る。

〔発明が解決しようとする課題〕

以上のように従来の入出力分離されたメモリの再生回路
では、書込み中誤動作してメモリに正確に転送されなか
った時、レジスタに蓄積されたデータを再生することに
より転送が可能である。しかし上記回路は入出力分離さ
れたメモリについては再生可能であるが、入出力共用の
メモリについては再生が不可能である。

入出力共用のメモリにおいては、書込みのためのデータ
と読出されたデータが同一のビン上で、即ちＩ１０ピン
として取り扱われている。本発明は、入出力共用のメモ
リについての再生回路を提供することを目的としている
。

〔課題を解決するための手段〕

本発明の原理構成図を第１図に示す。図において、１は
直前のアドレスを記憶する第１段のアドレスレジスタ、
２は直前のデータを記憶する第１段のデータレジスタ、
３はメモリの書込可信号により書込サイクルだけ上記ア
ドレスレジスタ１の内容を記憶する第２段のアドレスレ
ジスタ、４はメモリの書込可信号により書込サイクルだ
け上記データレジスタ２の内容を記憶する第２段のブタ
レジスフ、５はＣＰＵからの再書込信号により上記第２
段のアドレスレジスタ３からのアドレスと通常のアドレ
スとを切変えるアドレスセレクタ、６はＣＰＩＪからの
再書込信号により上記第２段のデータレジスタ４からの
データと通常のデータとを切変えるデータセレクタであ
る。

アドレスレジスタ１と３及びデータレジスタ２と４とは
、それぞれクロック及び書込可信号のエツジ信号でアド
レス及びデータを取込むようにする。またアドレスセレ
クタ５とデータセレクタ６とは、それぞれＣＰＵからの
再書込信号により制御され、再書込信号が“Ｈ”レヘル
の時はそれぞれレジスタからの経路が選択され、再書込
信号が“Ｌ”レヘルの時はそれぞれ通常のアドレス及び
データからの経路が接続される。

なお従来の再生回路ではアドレスレジスタとデータレジ
スタとが各１段ずつであったが、本発明においてはアド
レスレジスタ上データレジスタとが各２段ずつ設けであ
る。

〔作用〕

アドレスが決定し出力可信号がメモリ７に入力されると
一定の遅延時間でメモリ７に書込まれたデータがＩ１０
端子に読出され、クロックに同期してアドレスレジスタ
１とデータレジスタ２に取込まれる。次の書込サイクル
では書込可信号によりアドレスレジスタ１のアドレスは
アドレスレジスタ３に、データレジスタ２のデータはデ
ータレジスタ４へそれぞれ移される。また通常の書込サ
イクルではアドレスセレクタ５とデータセレクタ６の経
路は通常の経路でメモリ書込みを行う。次に再書込信号
が“Ｈ”レヘルになった時はアドレスセレクタ５とデー
タセレクタ６の経路がレジスタ側に切替わり、アドレス
レジスタ３のアドレスはメモリ７のアドレス入力へ、デ
ータレジスタ４のデータはメモリ７のＩ１０入カへ書込
まれる。

即ちあるライトサイクル■において直前のライトサイク
ルＩの書込みが誤りと判定された場合、次のライＩ・サ
イクルＩＩＩにおいて直前のライトサイクルＴで読出さ
れたメモリ内容を再書込みすることができる。

〔実施例〕

本発明の実施例の回路構成図とタイミングチャドを第２
図と第３図に示す。

図において、１〜７は第１図の原理構成図と同一番号を
示す。なお１〜４の各段のレジスタはフリップフロップ
回路より構成されている。第２図と第３図により実施例
の動作を説明する。

アドレスが決定しＣＰＵからの出力可信号（ＯＥ）が立
下がると、一定の遅延時間でメモリセルフに書込まれた
データが出力（ＤＯ）に読出される。この出力データ（
ＤＯ）をクロック（ＣＫ）の立上がりで、アドレスレジ
スタ１及びデータレジスタ２に取込む。

次にライトサイクルでは、書込可信号（讐Ｅ）の立下が
りによって、各レジスタ１．２の内容がそれぞれ次段の
レジスタ３．４に移される。また通常の書込サイクルで
はアドレスセレクタ５とデータセレクタ６の経路はそれ
ぞれ■〜■と■〜■とが選択され通常のメモリ書込みを
行う。また再書込信号（ＲＷ）が“Ｈ”レヘルになった
時には、アドレスセレクタ５とデータセレクタ６の経路
はそれぞれ点線の■〜■と■〜■とが選択され、アドレ
スレジスタ３のアドレスがメモリ７のアドレス入力へ、
データレジスタ４のデータがメモリ７のＩ１０入力へ書
込まれる。

タイミングチャートでサイクル■は通常のライトサイク
ルである。クロックＣＫの立」二かりてアドレス及びデ
ータはそれぞれ、アドレスレジスタ１及びデータレジス
タ２ヘラツチされる。そして書込可信号畦の立下がりに
よって、アドレスレジスタ１のアドレスはアドレスレジ
スタ３へ、データレジスタ２のデータはデータレジスタ
４へ移される。サイクル■において、サイクルＩの書込
みが誤りとＣＰＵで判断された場合、サイクル■で再書
込信号四が“Ｈ”　となる。するとアドレスセレクタ５
では経路■〜■が、データセレクタ６では経路■〜■が
選択され、サイクルＩで読出されたアドレス及びデータ
がそれぞれメモリ７に書込まれることになる。したがっ
てサイクル■からは通常のモードに戻る。

〔発明の効果〕

以上のように本発明によれば、入出力共用メモリにおい
てアドレスセレクタ及びデータセレクタの切換えスイッ
チにより、通常のメモリのリード・ライト動作と、誤っ
たデータ書込み時の再書込みの動作を可能にするので、
誤って書込んだデータに対しリアルタイムにもとのデー
タの再書込みを行うことができる。

２．４．１２はデータレジスタ、５，１５はアドレスセ
レクタ、６，１６はデータセレクタ、７．１７はメモリ
、１８は論理積回路を示す。

Claims (1)

1. 【特許請求の範囲】 直前のアドレスとデータを記憶する第１段のアドレスレ
   ジスタ（１）とデータレジスタ（２）と、メモリの書込
   可信号によりライトサイクルだけ上記アドレスレジスタ
   （１）の内容とデータレジスタ（２）の内容とを記憶す
   る第２段のアドレスレジスタ（３）とデータレジスタ（
   ４）と、ＣＰＵからの再書込信号により上記第２段のア
   ドレスレジスタ（３）からのアドレスと上記第２段のデ
   ータレジスタ（４）からのデータに、通常のアドレスと
   データを切変えるアドレスセレクタ（５）とデータセレ
   クタ（６）とを備え、、 あるライトサイクルIIにおいて直前のライトサイクル
   I の書込みが誤りと判定された場合、次のライトサイク
   ルIIIにおいて直前のライトサイクル I で読出されたメ
   モリ内容を再書込みすることを特徴とする入出力共用メ
   モリの再生回路。