JPH04326151A - バッファ制御回路 - Google Patents
バッファ制御回路Info
- Publication number
- JPH04326151A JPH04326151A JP12246091A JP12246091A JPH04326151A JP H04326151 A JPH04326151 A JP H04326151A JP 12246091 A JP12246091 A JP 12246091A JP 12246091 A JP12246091 A JP 12246091A JP H04326151 A JPH04326151 A JP H04326151A
- Authority
- JP
- Japan
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- buffer control
- output
- buffer
- registers
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000000872 buffer Substances 0.000 title claims abstract description 142
- 230000006378 damage Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はバッファ制御回路に関し、特に出
力がワイヤードされている出力バッファのバッファ制御
回路に関する。
力がワイヤードされている出力バッファのバッファ制御
回路に関する。
【０００２】
【従来技術】従来、バッファ制御回路においては、出力
バッファの制御を行うためのバッファ制御レジスタをシ
フトパスに組込んでいる。バッファ制御回路の診断を行
う場合、該シフトパスにシフトアウト信号を出力するこ
とによってバッファ制御レジスタの内容、つまり出力バ
ッファの制御状態の表示を読出している。
バッファの制御を行うためのバッファ制御レジスタをシ
フトパスに組込んでいる。バッファ制御回路の診断を行
う場合、該シフトパスにシフトアウト信号を出力するこ
とによってバッファ制御レジスタの内容、つまり出力バ
ッファの制御状態の表示を読出している。
【０００３】このような従来のバッファ制御回路では、
出力バッファの制御を行うためのバッファ制御レジスタ
をシフトパスに組込んでおり、そのシフトパスのシフト
動作によってバッファ制御レジスタの内容を抜き出して
いる。その後に、バッファ制御レジスタの内容をシフト
動作前の状態に戻すために、抜き出した内容を再びシフ
トパスのシフト動作によって入力している。このとき、
シフトパスに障害があって、バッファ制御レジスタの内
容がシフト動作前の状態と等しくなくなり、出力バッフ
ァの制御が不正になると、出力バッファの出力が競合し
て出力バッファが破壊されることがあるという問題があ
った。
出力バッファの制御を行うためのバッファ制御レジスタ
をシフトパスに組込んでおり、そのシフトパスのシフト
動作によってバッファ制御レジスタの内容を抜き出して
いる。その後に、バッファ制御レジスタの内容をシフト
動作前の状態に戻すために、抜き出した内容を再びシフ
トパスのシフト動作によって入力している。このとき、
シフトパスに障害があって、バッファ制御レジスタの内
容がシフト動作前の状態と等しくなくなり、出力バッフ
ァの制御が不正になると、出力バッファの出力が競合し
て出力バッファが破壊されることがあるという問題があ
った。
【０００４】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、出力バッファの出力の
競合によって出力バッファが破壊されるのを防止するこ
とができるバッファ制御回路の提供を目的とする。
点を除去すべくなされたもので、出力バッファの出力の
競合によって出力バッファが破壊されるのを防止するこ
とができるバッファ制御回路の提供を目的とする。
【０００５】
【発明の構成】本発明によるバッファ制御回路は、各々
の出力がワイヤードされた複数の出力バッファを夫々制
御する制御情報を保持する複数のバッファ制御レジスタ
を有するバッファ制御回路であって、各々対応する前記
バッファ制御レジスタの内容を保持し、互いに縦属接続
されてシフトパスを構成する複数の表示レジスタを含む
ことを特徴とする。
の出力がワイヤードされた複数の出力バッファを夫々制
御する制御情報を保持する複数のバッファ制御レジスタ
を有するバッファ制御回路であって、各々対応する前記
バッファ制御レジスタの内容を保持し、互いに縦属接続
されてシフトパスを構成する複数の表示レジスタを含む
ことを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、バッファ制御論理回路１は
バッファ制御レジスタ２，３を介して出力バッファ６，
７を制御する。すなわち、バッファ制御論理回路１はバ
ッファ制御論理回路出力１００，１０１ をバッファ制
御レジスタ２，３に夫々出力し、出力バッファ６，７を
制御するための情報をバッファ制御レジスタ２，３各々
にセットする。同時に、バッファ制御論理回路１はバッ
ファ制御論理回路出力１００ ，１０１ をバッファ制
御表示レジスタ４，５に夫々出力し、バッファ制御レジ
スタ２，３各々にセットされた内容と同じ内容をバッフ
ァ制御表示レジスタ４，５にセットする。
ック図である。図において、バッファ制御論理回路１は
バッファ制御レジスタ２，３を介して出力バッファ６，
７を制御する。すなわち、バッファ制御論理回路１はバ
ッファ制御論理回路出力１００，１０１ をバッファ制
御レジスタ２，３に夫々出力し、出力バッファ６，７を
制御するための情報をバッファ制御レジスタ２，３各々
にセットする。同時に、バッファ制御論理回路１はバッ
ファ制御論理回路出力１００ ，１０１ をバッファ制
御表示レジスタ４，５に夫々出力し、バッファ制御レジ
スタ２，３各々にセットされた内容と同じ内容をバッフ
ァ制御表示レジスタ４，５にセットする。
【０００８】バッファ制御レジスタ２，３はバッファ制
御論理回路１からのバッファ制御論理回路出力１００
，１０１ を格納し、その格納内容をバッファ制御レジ
スタ出力１０２，１０３ として出力バッファ６，７に
出力し、出力バッファ６，７の出力動作を制御する。ま
た、バッファ制御レジスタ２，３はレジスタシフトモー
ド信号１０５ が入力されると、バッファ制御論理回路
１からのバッファ制御論理回路出力１００ ，１０１
の保持を抑止し、ホールド状態となる。
御論理回路１からのバッファ制御論理回路出力１００
，１０１ を格納し、その格納内容をバッファ制御レジ
スタ出力１０２，１０３ として出力バッファ６，７に
出力し、出力バッファ６，７の出力動作を制御する。ま
た、バッファ制御レジスタ２，３はレジスタシフトモー
ド信号１０５ が入力されると、バッファ制御論理回路
１からのバッファ制御論理回路出力１００ ，１０１
の保持を抑止し、ホールド状態となる。
【０００９】バッファ制御表示レジスタ４，５はバッフ
ァ制御論理回路１からのバッファ制御論理回路出力１０
０ ，１０１ 、すなわちバッファ制御レジスタ２，３
と同一の内容を格納し、レジスタシフトモード信号１０
５ の入力時にその格納内容をシフトパス１０４ｂ，１
０４ｃを介して出力する。また、バッファ制御表示レジ
スタ４，５はレジスタシフトモード信号１０５ の入力
時にシフトパス１０４ａ，１０４ｂを介して入力された
内容を格納する。
ァ制御論理回路１からのバッファ制御論理回路出力１０
０ ，１０１ 、すなわちバッファ制御レジスタ２，３
と同一の内容を格納し、レジスタシフトモード信号１０
５ の入力時にその格納内容をシフトパス１０４ｂ，１
０４ｃを介して出力する。また、バッファ制御表示レジ
スタ４，５はレジスタシフトモード信号１０５ の入力
時にシフトパス１０４ａ，１０４ｂを介して入力された
内容を格納する。
【００１０】出力バッファ６，７はバッファ制御レジス
タ２，３からのバッファ制御レジスタ出力１０２ ，１
０３ にしたがって、データパス１０６ ，１０７ を
介して入力されたデータの出力動作を行う。また、出力
バッファ６，７からの出力バッフ出力１０８ ，１０９
はワイヤードされており、これら出力バッフ出力１０
８ ，１０９ の一方がデータワイヤード出力１１０
として出力される。
タ２，３からのバッファ制御レジスタ出力１０２ ，１
０３ にしたがって、データパス１０６ ，１０７ を
介して入力されたデータの出力動作を行う。また、出力
バッファ６，７からの出力バッフ出力１０８ ，１０９
はワイヤードされており、これら出力バッフ出力１０
８ ，１０９ の一方がデータワイヤード出力１１０
として出力される。
【００１１】この図１を用いて本発明の一実施例の動作
について説明する。バッファ制御論理回路１はバッファ
制御論理回路出力１００ ，１０１ をバッファ制御レ
ジスタ２，３に夫々出力する。これらバッファ制御論理
回路出力１００ ，１０１ は互いに排他的であり、バ
ッファ制御論理回路出力１００ はバッファ制御レジス
タ２およびバッファ制御表示レジスタ４に格納され、バ
ッファ制御論理回路出力１０１ はバッファ制御レジス
タ３およびバッファ制御表示レジスタ５に格納される。
について説明する。バッファ制御論理回路１はバッファ
制御論理回路出力１００ ，１０１ をバッファ制御レ
ジスタ２，３に夫々出力する。これらバッファ制御論理
回路出力１００ ，１０１ は互いに排他的であり、バ
ッファ制御論理回路出力１００ はバッファ制御レジス
タ２およびバッファ制御表示レジスタ４に格納され、バ
ッファ制御論理回路出力１０１ はバッファ制御レジス
タ３およびバッファ制御表示レジスタ５に格納される。
【００１２】データパス１０６ を介して入力されたデ
ータはバッファ制御レジスタ２から出力されるバッファ
制御レジスタ出力１０２ が“１”のときに、出力バッ
ファ出力１０８として出力バッファ６から出力される。 このとき、データパス１０７ を介して入力されたデー
タはバッファ制御レジスタ３から出力されるバッファ制
御レジスタ出力１０３ が“０”なので、出力バッファ
７から出力されることはない。よって、データワイヤー
ド出力１１０ として出力バッファ６からの出力バッフ
ァ出力１０８ が出力される。
ータはバッファ制御レジスタ２から出力されるバッファ
制御レジスタ出力１０２ が“１”のときに、出力バッ
ファ出力１０８として出力バッファ６から出力される。 このとき、データパス１０７ を介して入力されたデー
タはバッファ制御レジスタ３から出力されるバッファ制
御レジスタ出力１０３ が“０”なので、出力バッファ
７から出力されることはない。よって、データワイヤー
ド出力１１０ として出力バッファ６からの出力バッフ
ァ出力１０８ が出力される。
【００１３】一方、データパス１０７ を介して入力さ
れたデータはバッファ制御レジスタ３から出力されるバ
ッファ制御レジスタ出力１０３ が“１”のときに、出
力バッファ出力１０９ として出力バッファ７から出力
される。このとき、データパス１０６ を介して入力さ
れたデータはバッファ制御レジスタ２から出力されるバ
ッファ制御レジスタ出力１０２ が“０”なので、出力
バッファ６から出力されることはない。よって、データ
ワイヤード出力１１０ として出力バッファ７からの出
力バッファ出力１０９ が出力される。
れたデータはバッファ制御レジスタ３から出力されるバ
ッファ制御レジスタ出力１０３ が“１”のときに、出
力バッファ出力１０９ として出力バッファ７から出力
される。このとき、データパス１０６ を介して入力さ
れたデータはバッファ制御レジスタ２から出力されるバ
ッファ制御レジスタ出力１０２ が“０”なので、出力
バッファ６から出力されることはない。よって、データ
ワイヤード出力１１０ として出力バッファ７からの出
力バッファ出力１０９ が出力される。
【００１４】バッファ制御表示レジスタ５はレジスタシ
フトモード信号１０５が“１”のときに、シフトパス１
０４ａを介して入力された内容を格納し、それまで格納
していた内容をシフトパス１０４ｂに出力する。バッフ
ァ制御表示レジスタ４はレジスタシフトモード信号１０
５ が“１”のときに、シフトパス１０４ｂを介してバ
ッファ制御表示レジスタ５から入力された内容を格納し
、それまで格納していた内容をシフトパス１０４ｃに出
力する。
フトモード信号１０５が“１”のときに、シフトパス１
０４ａを介して入力された内容を格納し、それまで格納
していた内容をシフトパス１０４ｂに出力する。バッフ
ァ制御表示レジスタ４はレジスタシフトモード信号１０
５ が“１”のときに、シフトパス１０４ｂを介してバ
ッファ制御表示レジスタ５から入力された内容を格納し
、それまで格納していた内容をシフトパス１０４ｃに出
力する。
【００１５】ここで、バッファ制御レジスタ２，３はシ
フトパス１０４ａ〜１０４ｃに組込まれていないので、
上記のようなシフト動作を行うことはない。また、バッ
ファ制御レジスタ２，３はレジスタシフトモード信号１
０５ が“１”のときに、バッファ制御論理回路１から
のバッファ制御論理回路出力１００ ，１０１ の保持
が抑止され、ホールド状態となる。
フトパス１０４ａ〜１０４ｃに組込まれていないので、
上記のようなシフト動作を行うことはない。また、バッ
ファ制御レジスタ２，３はレジスタシフトモード信号１
０５ が“１”のときに、バッファ制御論理回路１から
のバッファ制御論理回路出力１００ ，１０１ の保持
が抑止され、ホールド状態となる。
【００１６】バッファ制御レジスタ２およびバッファ制
御表示レジスタ４の初期値をともに“１”とし、バッフ
ァ制御レジスタ３およびバッファ制御表示レジスタ５の
初期値をともに“０”とした場合、シフト動作が終了し
たときにシフトパス１０４ａ〜１０４ｃに障害が発生し
、バッファ制御表示レジスタ４，５の内容がともに“１
”となっても、バッファ制御レジスタ２，３はレジスタ
シフトモード信号１０５ によってホールド状態となっ
ているので、夫々初期値を保持する。よって、シフトパ
ス１０４ａ〜１０４ｃの障害の影響を受けることはない
。
御表示レジスタ４の初期値をともに“１”とし、バッフ
ァ制御レジスタ３およびバッファ制御表示レジスタ５の
初期値をともに“０”とした場合、シフト動作が終了し
たときにシフトパス１０４ａ〜１０４ｃに障害が発生し
、バッファ制御表示レジスタ４，５の内容がともに“１
”となっても、バッファ制御レジスタ２，３はレジスタ
シフトモード信号１０５ によってホールド状態となっ
ているので、夫々初期値を保持する。よって、シフトパ
ス１０４ａ〜１０４ｃの障害の影響を受けることはない
。
【００１７】このように、バッファ制御論理回路１から
バッファ制御レジスタ２，３へのバッファ制御論理回路
出力１００ ，１０１ を、シフトパス１０４ａ〜１０
４ｃに組込まれたバッファ制御表示レジスタ４，５に格
納するようにすることによって、シフト動作終了時のシ
フトパス１０４ａ〜１０４ｃの障害によってバッファ制
御表示レジスタ４，５の内容がともに“１”となっても
、バッファ制御レジスタ２，３には初期値が保持されて
いるので、バッファ制御が不正となることはない。よっ
て、出力バッファ６，７からの出力バッファ出力１０８
，１０９ が競合することはない。したがって、出力
バッファ６，７からの出力バッファ出力１０８ ，１０
９ の競合による出力バッファ６，７の破壊を防止する
ことができる。
バッファ制御レジスタ２，３へのバッファ制御論理回路
出力１００ ，１０１ を、シフトパス１０４ａ〜１０
４ｃに組込まれたバッファ制御表示レジスタ４，５に格
納するようにすることによって、シフト動作終了時のシ
フトパス１０４ａ〜１０４ｃの障害によってバッファ制
御表示レジスタ４，５の内容がともに“１”となっても
、バッファ制御レジスタ２，３には初期値が保持されて
いるので、バッファ制御が不正となることはない。よっ
て、出力バッファ６，７からの出力バッファ出力１０８
，１０９ が競合することはない。したがって、出力
バッファ６，７からの出力バッファ出力１０８ ，１０
９ の競合による出力バッファ６，７の破壊を防止する
ことができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、各
々の出力がワイヤードされた複数の出力バッファを夫々
制御する制御情報を保持する複数のバッファ制御レジス
タの内容と同じ内容を、互いに縦属接続されてシフトパ
スを構成する複数の表示レジスタに夫々格納するように
することによって、出力バッファの出力の競合によって
出力バッファが破壊されるのを防止することができると
いう効果がある。
々の出力がワイヤードされた複数の出力バッファを夫々
制御する制御情報を保持する複数のバッファ制御レジス
タの内容と同じ内容を、互いに縦属接続されてシフトパ
スを構成する複数の表示レジスタに夫々格納するように
することによって、出力バッファの出力の競合によって
出力バッファが破壊されるのを防止することができると
いう効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１ バッファ制御論理回路
２，３ バッファ制御レジスタ
４，５ バッファ制御表示レジスタ
６，７ 出力バッファ
１０４ａ〜１０４ｃ シフトパス
Claims (1)
- 【請求項１】 各々の出力がワイヤードされた複数の
出力バッファを夫々制御する制御情報を保持する複数の
バッファ制御レジスタを有するバッファ制御回路であっ
て、各々対応する前記バッファ制御レジスタの内容を保
持し、互いに縦属接続されてシフトパスを構成する複数
の表示レジスタを含むことを特徴とするバッファ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12246091A JPH04326151A (ja) | 1991-04-25 | 1991-04-25 | バッファ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12246091A JPH04326151A (ja) | 1991-04-25 | 1991-04-25 | バッファ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326151A true JPH04326151A (ja) | 1992-11-16 |
Family
ID=14836408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12246091A Pending JPH04326151A (ja) | 1991-04-25 | 1991-04-25 | バッファ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326151A (ja) |
-
1991
- 1991-04-25 JP JP12246091A patent/JPH04326151A/ja active Pending
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