JPH0423150A - 半導体ディスク装置におけるメモリ制御装置およびそのメモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （目　　次　　〕 概要 産業上の利用分野 従来の技術　　　　　（第９図乃至第１２図）発明が解
決しようとする課題 課題を解決するための手段（第１図、第２図）作用 実施例　　　　　　　　（第３図乃至第８図）発明の効
果 〔概要〕 半導体ディスク装置におけるメモリ制御方式に関し、 半導体メモリにおける複数の番地にエラーが発生した場
合でもそれらの番地のみ書き込まないようにすることを
目的とし、 半導体メモリ部と、該半導体メモリ部への書き込み・読
み出し等のアクセス制御を行うメモリアクセスコントロ
ーラと、前記半導体メモリ部等の診断・保守を行うサー
ビスプロセッサと、該サービスプロセッサからの診断で
前記半導体メモリ部のエラーが発生した場合のエラーア
ドレスを格納しておくエラーアドレス格納部と、前記半
導体メモリ部に書き込み・読み出しするデータのアドレ
スを格納するアドレスレジスタを有する半導体ディスク
装置において、前記半導体メモリ部の複数のアドレスで
エラーが発生した場合にエラーアドレスのみを外したア
ドレスを前記アドレスレジスタに格納するアドレス制御
部を備え、前記半導体メモリ部上の任意の複数のアドレ
スでエラーが発生した場合に、前記アドレス制御部によ
りエラーアドレスを飛び越すためのアドレス加算処理を
行ない、その加算したアドレスについてもエラーしてい
るかいないかを判定し、エラーアドレスのみを外して、
その他のエラーしていないアドレスを前記アドレスレジ
スタに格納させるような装置および方法に構成したもの
である。

〔産業上の利用分野　〕

本発明は、半導体ディスク装置におけるメモリ制御方式
に関する。

（従来の技術　） 半導体ディスク装置において、その半導体メモリ部上の
任意の複数番地のメモリにエラーが発生した場合に、そ
れらのエラーが発生したアドレスに対してのみ使用しな
いように試みてきたが、技術的に不充分な点があり、制
御しきれない部分があった。

従って、半導体メモリ部の使用効率をより改善するよう
にしたメモリ制御方式の開発が強く要望されていた。

従来の半導体ディスク装置におけるメモリ制御装置は、
第９図に示すようなものがある。このうち、１はメモリ
アクセスコントローラ（ＭＡＣ）であって、半導体メモ
リ部９のリード／ライト等のアクセス制御を行なう。

２はサービスプロセッサ（ｓｖｐ）であって、半導体メ
モリ部９の診断・保守を行なう。

３はエラーアドレス格納部で５サービスプロセツサ２の
診断で半導体メモリ部９のエラーが発生した場合のエラ
ーアドレスを格納する。

４はエラーアドレス制御部で、エラーアドレス格納部３
に連続したアドレスが存在するかどうかをチェックし、
その連続数によって加算指示を制御する。

５はエラーアドレス比較部で、メモリアクセスコントロ
ーラｌから半導体メモリ部９をアクセスした時にエラー
箇所であるか否かを判断する。

６はアドレスレジスタ、７はデータレジスタ、８は加算
回路で、エラーアドレスがセレクトされた時にそのアド
レスを飛び越すためにアドレスに所定数を加算する。

９は半導体メモリで、ディスク装置と同様のフォーマッ
トのアドレスを持たせ、シークに係る時間を必要としな
い高速の書き込み・読み出しができる記憶装置である。

この半導体ディスク装置における動作は、第１０図に示
すように、まず、サービスプロセッサ２により初期診断
で半導体メモリ９のチェックを行なう（Ｓｌ）。

その診断で異常があるかないかを判定する（Ｓ２）。

異常がなければ、サービスプロセッサ２よりエラーアド
レス格納部３に異常箇所のアドレスをセットする（Ｓ３
）。

エラーアドレス制御部４はエラーアドレス格納部３に連
続するアドレスがあるかどうかのチェックを行なう（Ｓ
４）。

その診断で連続アドレスがあるかないかを判定する（Ｓ
５）。

連続アドレスがなければ、エラーアドレス制御部４はそ
のアドレスに対して＋１を加算指示することを記憶する
（Ｓ６）。

Ｓ５において、（ｎステップの）連続アドレスがあれば
、エラーアドレス制御部４は、その先頭アドレスに対し
て＋ｎ加算指示することを記憶する（Ｓ７）。

Ｓ２において、異常があれば、エラーアドレス制御部４
は、いっさい加算指示しないことを記憶する（Ｓ８）。

加算（非加算）指示を記憶した後、メモリアクセスコン
トローラ１よりリード／ライトするアドレスを送信する
（Ｓ９）。

アドレスレジスタを通してアドレス比較部５に送信する
（ＳＩＯ）。

エラーアドレス格納部３にセットされたアドレスと一致
しているかいないかを比較する（Ｓｌｌ）。

その比較の結果が一致したか否か判定する（Ｓ１２）。

一致していなければ、エラーアドレス制御部４は加算回
路８に加算指示をしない（３１３）。

Ｓ１２において、一致していれば、エラーアドレス制御
部４は前に記憶していたそのアドレスに対応する加算量
を加算指示する（Ｓ１４）。

その後、アドレスレジスタ６からのアドレスに加算回路
８の加算指示を実行する（Ｓ１５）。

加算回路８で処理されたアドレスで半導体メモリ部９を
アクセスする（Ｓ１６）。

半導体メモリ部９におけるリード／ライトを実行する（
Ｓ１７）。

メモリアクセスコントローラ１と半導体メモリ部９との
間におけるデータのリード／ライトの実行が終了したか
チェックする（Ｓ　１８）。

そのリード／ライトが終了したか否かを判定する（Ｓ１
９）。もしも、リード／ライトの実行が終了していなけ
れば、Ｓ９へ戻る。

終了していれば、加算回路８の加算指示を解除する（Ｓ
２０）。

そして、新たな領域に対してデータ転送があるかチェッ
クする（Ｓ２１）。

そのデータ転送の有無を判定する（Ｓ２２）。

判定の結果、データ転送が無ければ処理を終了し、あれ
ばＳ９へ戻る。

この処理を具体的なアドレスによって例示すれば、第１
１図に示すように、０００５と０００６番地の連続した
アドレスでエラーが発生した後、第１２図に示すように
、１番地とんで０００８番地でもエラーが発生した場合
、エラーアドレス格納部３にアドレス０００５゜０００
６が格納され、そしてアドレス制御部４が送信する加算
指示はアドレス０００５が送信された時から＋２となり
、半導体メモリ部９をアクセスするアドレスが０００４
番地の次に０００７番地がくる。その後、エラーアドレ
ス格納部３に格納されたアドレス０００８である０００
８番地が送信されてから加算指示は＋３となり、半導体
メモリ部９をアクセスするアドレスが０００９番地から
３番地とんで０００Ｂ番地がくる。

（発明が解決しようとする課題　〕 上記従来のメモリ制御方式では、第１２図に示している
ように、連続したアドレス０００５゜０００６でエラー
が発生した後、１番地とんだｏｏｏｓ番地でもエラーが
発生するような場合には、メモリアクセスコントローラ
１からアドレス０００６が送信された時にエラーアドレ
ス０００８に書き込むことになり、また、メモリアクセ
スコントローラｌからアドレスｏｏｏｓが送信された時
は、そのエラーアドレス個数が累積加算されるため、エ
ラーしていないアドレス０００Ａ番地が抜けて、次のア
ドレス０ＯＯＢに書き込まれてしまうという問題点があ
った。

本発明は、上記問題点に鑑みて成されたものであり、そ
の解決を目的として設定される技術的課題は、半導体メ
モリにおける複数の番地にエラーが発生した場合でもそ
れらの番地のみ書き込まないようにすることができるよ
うにした、半導体ディスク装置におけるメモリ制御装置
およびそのメモリ制御方法を提供することにある。

〔課題を解決するための手段　〕

本発明は、上記課題を解決するための具体的な手段とし
て、半導体ディスク装置におけるメモリ制御装置を構成
するにあたり、第１図に示すように、半導体メモリ部９
と、該半導体メモリ部９への書き込み・読み出し等のア
クセス制御を行うメモリアクセスコントローラ１と、前
記半導体メモリ部９等の診断・保守を行うサービスプロ
セッサ２と、該サービスプロセッサ２からの診断で前記
半導体メモリ部９のエラーが発生した場合のエラーアド
レスを格納しておくエラーアドレス格納部３と、前記半
導体メモリ部９に書き込み・読み出しするデータのアド
レスを格納するアドレスレジスタ６を有する半導体ディ
スク装置において、前記半導体メモリ部９の複数のアド
レスでエラーが発生した場合にエラーアドレスのみを外
したアドレスを前記アドレスレジスタ６に格納するアド
レス制御部１４を備えたものである。

このアドレス制御部１４には、第２図に示すように、前
記メモリアクセスコントローラ１から前記半導体メモリ
部９をアクセスした場合にそのアクセスするアドレスが
エラーアドレスであるか否かを判断するための比較回路
１６と、その比較結果に基づきエラーアドレスを飛び越
す制御をするアドレス制御処理部１７と、該アドレス制
御処理部１７の制御によってアドレス加算命令を実行す
る加算回路１８と、エラー発生しているかいないかをチ
ェックさせるために出力するデータを、加算回路１８に
よりアドレス加算して得られたアドレスか、前記メモリ
アクセスコントローラ１の指示により送信されてきたア
ドレスかに切り換えるマルチプレクサ１５とを備えたも
のが望ましい。

そしてこの装置におけるメモリ制御方法は、前記半導体
メモリ部９上の任意の複数のアドレスでエラーが発生し
た場合に、前記アドレス制御部１４によりエラーアドレ
スを飛び越すためのアドレス加算処理を行ない、その加
算したアドレスについてもエラーしているかいないかを
判定し、エラーアドレスのみを外して、その他のエラー
していないアドレスを前記アドレスレジスタ６に格納さ
せるようにしたものである。

（作用） 本発明は上記構成により、半導体メモリ部９上の任意の
複数のアドレスでエラーが発生した場合には、アドレス
制御部１４によりエラーアドレスを飛び越すためのアド
レス加算処理をするとともに、その加算したアドレスに
ついてもエラーしているかいないかを判定し、半導体メ
モリ部９のエラーアドレスへ書き込んだり、逆にエラー
していないアドレスを飛び越してしまうような事態を防
止することができるようにして、半導体メモリ部９の使
用効率を改善する。

この場合において、アドレス制御部１４では、比較回路
１６によりエラーアドレス格納部３に格納されているエ
ラーアドレスと一致するか否かを判定し、その比較結果
に基づきアドレス制御処理部１７にエラーアドレスの場
合には加算回路１８でアドレスを飛び越すためのアドレ
ス加算を行なわせ、エラーアドレスでなければアドレス
加算を実行させないように制御させ、比較回路１６の比
較結果の出力に伴ないマルチプレクサのバス切り換えを
行なって、アドレス加算した後のアドレスについても、
比較回路１６によりエラーアドレスか否かを比較させ、
加算後のアドレスがエラーアドレスであれば再度アドレ
ス制御処理部１７を介して加算回路１８に加算させ、飛
び越すアドレスを増加させ、エラーアドレスでなければ
加算せずにそのままアドレスレジスタ６側へ出力させる
。

（実施例　〕 以下、本発明の実施例としてマルチプレクサによりバス
切り換えをして、加算回路の結果を比較回路に入力させ
る場合について図示説明する。

第３図の全体構成および第４図のアドレス制御部の構成
に基づき、本発明を実施するための装置を説明する。

ここで、１はＭＡＣ（メモリアクセスコントローラ）で
あり、半導体メモリ部９の書き込み・読み出し等のアク
セス制御を行う。

２はＳＶＰ　（サービスプロセッサ）であり、アドレス
バス３１、データバス３２を介して半導体メモリ部９等
の診断・保守を行う。

３はエラーアドレス格納部であり、５ＶＰ２が半導体メ
モリ部９を診断したとき、半導体メモリ部９のエラーが
発生した場合のエラーアドレスを５ＶＰ２の指示で格納
する。

６はアドレスレジスタで、アドレス制御部２４から伝送
されてきたアドレスを格納する。

７はデータレジスタで、半導体メモリ部９に書き込み・
読み出しさせるデータを格納する。

９は半導体メモリ部であり、アドレスバス３１、アドレ
スレジスタ６及びデータバス３２、データレジスタ７を
介してＭＡＣＩ及びＳＶＰ　２にそれぞれ接続されてい
る。そして半導体メモリ部９は、ＭＡＣＩのアクセスに
よりデータが書き込まれ、またはデータが読み出される
とともに、５ＶＰ２により診断・保守などの指示を受け
る。

２４はアドレス制御部で、ＭＡＣｌから半導体メモリ部
９をアクセスしたときにそのアクセス箇所がエラー箇所
であるか否かを判断し、エラーアドレスをとばすための
制御およびアドレス加算を実行し、さらにアドレス加算
したアドレスとＭＡＣｌから指示されたアドレスを切り
換えてエラーチェックする。

アドレス制御部２４は、ＭＡＣｌより指示してきたアド
レスたけでなく、アドレス加算したことによってそのア
ドレスにエラーが発生しているかいないかを判定させる
ために、ＭＡＣｌにより指示されたアドレスと加算した
アドレスについて切り換えて出力するマルチプレクサ２
５と、ＭＡＣｌから半導体メモリ部９をアクセスしたと
きにエラー箇所であるか否かを判断するための比較回路
２６と、その比較結果によってエラーアドレスを飛び越
すための制御をするアドレス制御処理部としてのＣＰＵ
２７と、ＣＰＵ２７の制御によってアドレス加算命令を
実行する加算回路２８と、マルチプレクサ２５の出力を
格納するレジスタ２９と、ＣＰＵ２７を駆動するための
プログラムを格納するためのＲＯＭ３０とから構成され
ている。

マルチプレクサ２５は、比較回路２６の出力なＪ入力端
から入力して、夏出力端とＱ出力端からそれぞれ信号を
出力するＪＫフリップフロップ２５ａと、ＪＫフリップ
フロップ２５ａの回出力端からの出力とＭＡＣｌからの
アドレスを入力するＡＮＤ回路（Ａ）２５ｂと、ＪＫフ
リップフロップ２５ａのＱ出力端からの出力と加算回路
２８からの加算されたアドレスを入力するＡＮＤ回路（
Ｂ）２５ｃと、ＡＮＤ回路２５ｂの出力とＡＮＤ回路２
５ｃの出力とを入力して比較回路２６側へ出力するＯＲ
回路２５ｄとからなる。

このように構成した実施例の動作を次に説明する。

まず、各部に対するクロック制御は第５図におけるクロ
ックタイミングのタイムチャートに示すとおりとする。

すなわち、基本クロックとしてのメインクロック（ＭＡ
ＩＮ　ＣＬＯＣＫ　）の他に、タイミング信号としてＴ
Ｉ、Ｔ２．Ｔ３．Ｔ４という４つのクロックを用意し、
各々メインクロックと論理積（ＡＮＤ）をとってＴＩＣ
ＬＫ、Ｔ２ＣＬＫ。

Ｔ３ＣＬＫ、Ｔ４ＣＬＫを作る。そして、各信号ＴＩＣ
ＬＫ、Ｔ２ＣＬＫ、Ｔ３ＣＬＫ。

Ｔ４ＣＬＫともメインクロック４つに１つの割合でクロ
ックが発生できるようにし、メインクロックが入る毎に
１つずつシフトして発生する。

このタイミングに従って処理した場合におけるアドレス
制御部２４の各部および各バスにおける信号の変化を第
６図に示し、その処理手順を、第７図、第８図にフロー
チャートとして示す。

第７図において、まず始めにステップＳ１で、５ＶＰ２
は半導体メモリ部９が正常に動作するかどうかをチェッ
クするために、電源投入後の、システムとして動作させ
る前に、イニシャル診断で半導体メモリ部９に対してテ
ストデータの書き込み・読み出しを行う。

次にステップＳ２で、もしも半導体メモリ部９に異常が
あれば５ＶＰ２の制御によりエラーアドレス格納部３に
エラーアドレスを格納し、逆に異常がなければエラーア
ドレス格納部３にはエラーアドレスを格納しない。

次に、ステップＳ３で、アドレス制御部２４は内部のＣ
ＰＵ２７の制御によりエラーアドレス格納部３にセット
されたアドレスを開放し、加算データを準備し、記憶す
るとともに比較回路２６内に設けたレジスタにエラーア
ドレスの各先頭アドレスをセットする。

このステップＳ３の動作を、より具体的に説明すると、
第８図のフローチャートに示すように、ステップＳ２６
およびＳ２７でＣＰＵ２７よりエラーアドレス格納部３
内に格納されたアドレスをチェックするために半導体メ
モリ部９の先頭アドレスを用意する。ステップＳ２８で
は、そのアドレスがエラーアドレス格納部３にあるかど
うかをチェックする。あればステップＳ２９へ進み、加
算データとして＋１をセットすると同時にステップＳ３
０で比較回路２６のレジスタにその時のアドレスをセッ
トする。

続いてステップＳ３１およびＳ３２へ進み、連続したア
ドレスにエラーがないかどうかをチェックする。ステッ
プＳ３３で、もし連続アドレスがあるようであればステ
ップＳ３４に進んで加算データをさらに加算し、エラー
のなくなるアドレスまで上記ステップＳ３１．Ｓ３２．
Ｓ３３．およびＳ３４を繰り返す。

ステップＳ３３でエラーがなくなればステップＳ３５へ
進み、エラー先頭アドレスに対する加算データを記憶す
るようにする。

ところで先のステップＳ２８で調査アドレスがエラーア
ドレス格納部（３）内になければステップＳ２９乃至Ｓ
３５は省略される。

それからステップＳ３６へ進み、半導体メモリ部９の全
アドレスのチェックを終了したかどうかをチェックする
。終了していなければステップＳ３７およびＳ３８へ進
み、アドレス加算し、３２８以降の動作を繰り返す。そ
して、全アドレスのチェックが終了したらこのルーチン
を終了する。

以上の動作を終了した後、第７図のフローチャートのス
テップＳ４へ進む。ここでは、ＭＡＣｌより書き込み・
呼び出しするアドレスをタイミングＴ１で送信する。そ
の後、ステップＳ５で、そのアドレスをアドレスバス３
１、マルチプレクサ２５を経由して比較回路２６にセッ
トする。そしてステップＳ６に進み、タイミングＴ２で
比較回路２６内のレジスタに予めセットしであるアドレ
スと比較する。

ここで、ステップＳ７に示すように比較結果が一致した
らステップＳ８へ進み、タイミングＴ２で一致信号をバ
ス３４によってＣＰＵ２７に送信すると同時に、同一タ
イミングでレジスタ２９に、その時のアドレスをセット
する。そこでステップＳＩＯへ進み、バス３４上の一致
信号とレジスタ２９からアドレスバス３５を介して出力
された信号を元に、プログラム制御によりＣＰＵ２７か
らバス３６にて加算データを送信する。その後、ステッ
プＳ１２のとおり、加算回路２８はタイミングＴ３でＭ
ＡＣＩからアドレスバス３１を介して受信したアドレス
にＣＰＵ２７からの加算データを加算してアドレスバス
３１ａを介して送信する。

この際注意しなければいけないことは、もし、以前にエ
ラーアドレスが存在し、加算データがあったところへ、
別のエラーアドレスが存在した場合、加算データは以前
の加算データに新たな加算データを加えた形で送信する
ことである。このことは、後述する第６図に示すタイム
チャートに基づく説明のところで、また説明する。

次に、ステップＳ１４．Ｓ１５については実際の動作に
は直接関係がないが、必要性について述べておく、エラ
ーアドレスが存在しないうちは、比較回路２６の入力信
号としてＭＡＣｌからアドレスバス３１を介して送られ
てきたアドレスを、そのまま使用することができる。こ
れは加算回路２８を経由した後もアドレスは補正されな
いからである。

ところがエラーアドレスが存在すると加算回路２８でア
ドレスが加算されて補正されるため、以後にアドレスを
比較するためには補正後のアドレス、即ち加算回路２８
の出力であるアドレスバス３１ａ上のアドレスを入力さ
せてやらなければ意味がない。従って回路としては第４
図に示すように、比較回路２６の一致信号をバス３４経
由でフリップフロップ２５ａに取り込み、タイミングＴ
４でマルチプレクサ２５を切り換える。

ところで、先のステップＳ６．Ｓ７で、アドレス比較結
果が不一致の場合はステップＳ１１゜Ｓ１３のとおりＣ
ＰＵ２７は加算データを以前のままとする。即ち初回の
場合は加算データは０のままとなるので結果的にはアド
レス加算されないことになる。

次に、ステップＳ１６でアドレス制御部２４よリアドレ
スバス３１ａを介して出力されたアドレスをタイミング
Ｔ４でアドレスレジスタ６にセットする。そしてステッ
プＳ１７のとおり、アドレスレジスタ６がセットされた
アドレスで半導体メモリ部９をアクセスし、ステップＳ
１８で半導体メモリ部９に対して書き込み・読み出しが
実行される。

ここまでの動作が終了すると、ステップＳ１９へ進み、
ＭＡＣｌと半導体メモリ部９との間のデータの書き込み
・読み出しが終了か否かをチェックし、終了していなけ
れば、ステップＳ４へ戻り上記動作を繰り返す。また、
終了していればステップＳ２１に示すとおり、ＣＰＵ２
７からの加算データ発行を解除し、同時にマルチプレク
サ２５のバス選択を元に戻すためフリップフロップ２５
ａをリセットする。

次に、ステップＳ２４．Ｓ２５で半導体メモリ部９の新
たな領域においてデータ転送があれば、ステップＳ４へ
戻り上記動作を繰り返す。また、データ転送がなくなっ
ているのであれば処理を終了する。

以上の動作説明を第６図のタイムチャートに示す具体例
を用いて簡単に補足し説明する。

この例においては半導体メモリ部９の０００５番地、０
００６番地、０００８番地にエラーが発生しているもの
とする。

第７図のフローチャートにおけるステップＳ３、即ち第
８図のフローチャートに従えば、エラーアドレス格納部
３には０００５番地。

０００６番地、ｏｏｏｓ番地が格納されているわけだか
ら、エラーアドレス０００５番地に対しては加算データ
＋２．エラーアドレスｏｏｏｓ番地に対しては加算デー
タ＋１が得られる。

ステップＳ６．Ｓ７においては、アドレス０００１番地
から０００４番地まではエラーがないわけだからステッ
プＳｌｌ側の制御をすることになり、結果的にそのまま
のアドレスで半導体メモリ部９をアクセスすることにな
る。

次に０００５番地がくると、比較結果が一致したわけだ
から、ステップＳ８側の制御をすることになり、ＣＰＵ
２７の制御により加算データ＋２をバス３６に送信する
ことになる。従ってアドレスレジスタ６に入力させるた
めのアドレスバス３１ａには０００７番地が現れること
になるから、半導体メモリ部９にはそのアドレスでアク
セスされることになる。それと同時にマルチプレクサ２
５はＢ側部ちアドレスバス３１ａ側がセレクトされるこ
とになる。そこで、アドレスバス３１を介して０００６
番地が送信されてくると加算回路２８を通してアドレス
バス３１ａにｏｏｏｓ番地が出力されてきて、マルチプ
レクサ２５を経由して比較回路２６に入力される。

そうすると再度比較結果が一致するので、ＣＰＵ２７の
制御により加算データ＋１を用意する。ところが、先に
加算データ＋２をセットしているので加えて結果的にバ
ス３６には加算データ＋３を送信することになる。

従って、アドレスバス３１ａを介してアドレスレジスタ
６に入力されるアドレスとしては０００９番地が現れる
ことになるから、半導体メモリ部９はそのアドレスでア
クセスされることになる。それ以後のアドレスにはエラ
ーがないので、ＭＡＣｌからのアドレスバスに＋３加算
されたアドレスがアドレスバス３１ａに現れ、結果的に
そのアドレスで半導体メモリ部９をアクセスすることに
なる。

以上説明してきたように、実施例によれば、半導体メモ
リ部９上の任意の複数のアドレスのメモリにエラーが発
生した場合でもアドレス制御部２４の制御によりそのエ
ラーアドレスをとばすためのアドレス加算処理をするだ
けでなく、加算したアドレスについてもエラーしていな
いかどうかをチェックできるようになるため、半導体メ
モリ部９のエラーアドレスへ書き込んだり、逆にエラー
していないアドレスをとばしてしまう事態を防止でき、
半導体メモリ部９の使用効率をより一層改善することが
できる。

〔発明の効果　〕

以上のように本発明による装置および方法な用いること
によって、半導体メモリ部９上の任意の複数のアドレス
でエラーが発生した場合には、メモリアクセスコントロ
ーラ１から出力されたアドレスについて、アドレス制御
部１４によりエラーアドレスを飛び越すためのアドレス
加算処理をし、さらに、その加算したアドレスについて
もエラーしているかいないかを判定し、エラーしている
場合にはそのアドレスを飛び越すための加算処理を実行
して、半導体メモリ部９のエラーアドレスへ書き込むこ
とを防止させ、逆に、エラーしていないアドレスを飛び
越して先に進む事態を防止して、エラーアドレスのみを
飛び越して実行させることができ、半導体メモリ部９の
使用効率を向上させることができる。

また、エラーアドレスに対しては、加算回路１８によっ
てアドレス加算を実行した後に、マルチプレクサ１５を
介して比較回路１６に入力させてエラーアドレスか否か
を比較させ、その結果がエラーアドレスであれば、再度
、アドレス制御処理部１７の制御により加算回路１８で
アドレス加算して、エラーアドレスの見落しをなくすこ
とができ、確実にエラーアドレスを飛び越すことができ
るようになって、連続したアドレスにエラーが発生して
おり、さらにそのエラーアドレスを飛び越した先のアド
レスにもエラーが発生しているような場合であっても、
エラーアドレスに書き込むことが防止でき、しかも、エ
ラーしていないアドレスに対しては、アドレス制御処理
部１７によってアドレス加算をしないように制御され、
メモリアクセス時において飛び越すことが防止できる。

【図面の簡単な説明】

第１図は、本発明の原理構成図、 第２図は、本発明のアドレス制御部を示す構成図、 第３図は、実施例の構成図、 第４図は、実施例のアドレス制御部を示す構成図、 第５図は、実施例のクロックタイミングのタイムチャー
ト、 第６図は、実施例に係る動作を示したタイムチャート、 第７図−１および第７図−２は、実施例に係る流れ図、 第８図は、実施例におけるエラー先頭アドレスに対する
加算データ作成の手順を説明する流れ図、第９図は、従
来例を示すブロック図、 第１０図−１乃至第１０図−３は従来例に係る流れ図、 第１１図は、従来例に係る具体例の説明図、第１２図は
、従来技術で問題点の生じる具体例の説明図。 ｌ・・・メモリアクセスコントローラ（ＭＡＣ）２・・
・サービスプロセッサ（ｓｖｐ）３・・・エラーアドレ
ス格納部 ６・・・アドレスレジスタ ９・・・半導体メモリ部 １４・・・アドレス制御部 １５・・・マルチプレクサ ６・・・比較回路 ７・・・アドレス制御処理部 ８・・・加算回路 従来例に係る流れ図 第１０図（その１） 従来例に係る流れ図 第１０図（その３） ｏ００７ ０ｏ０８ ＋２ ＋２ 従来例に係る具体例の説す 第１１　　図 ００Ａ ００Ｂ ００Ｃ ００Ｄ ００Ｅ ０１Ｆ 手続補正書（斌） 平成２年 ９月 月

Claims (1)

1. 【特許請求の範囲】 （１）半導体メモリ部（９）と、該半導体メモリ部（９
   ）への書き込み・読み出し等のアクセス制御を行うメモ
   リアクセスコントローラ（１）と、前記半導体メモリ部
   （９）等の診断・保守を行うサービスプロセッサ（２）
   と、該サービスプロセッサ（２）からの診断で前記半導
   体メモリ部（９）のエラーが発生した場合のエラーアド
   レスを格納しておくエラーアドレス格納部（３）と、前
   記半導体メモリ部（９）に書き込み・読み出しするデー
   タのアドレスを格納するアドレスレジスタ（６）を有す
   る半導体ディスク装置において、前記半導体メモリ部（
   ９）の複数のアドレスでエラーが発生した場合にエラー
   アドレスのみを外したアドレスを前記アドレスレジスタ
   （６）に格納するアドレス制御部（１４）を 備えたことを特徴とする半導体ディスク装置におけるメ
   モリ制御装置。 （２）前記アドレス制御部（１４）には、前記メモリア
   クセスコントローラ（１）から前記半導体メモリ部（９
   ）をアクセスした場合にそのアクセスするアドレスがエ
   ラーアドレスであるか否かを判断するための比較回路（
   １６）と、 該比較結果（１６）に基づきエラーアドレスを飛び越す
   制御をするアドレス制御処理部（１７）と、 該アドレス制御処理部（１７）の制御に従いアドレス加
   算命令を実行する加算回路（１８）と、エラー発生して
   いるかいないかをチェックさせるために出力するデータ
   を、前記加算回路 （１８）によりアドレス加算して得られたアドレスか、
   前記メモリアクセスコントローラ（１）の指示により送
   信されてきたアドレスかに切り換えるマルチプレクサ（
   １５）とを備えたこと を特徴とする請求項１記載の半導体ディスク装置におけ
   るメモリ制御装置。 （３）前記半導体メモリ部（９）上の任意の複数のアド
   レスでエラーが発生した場合に、アドレス制御部（１４
   ）によりエラーアドレスを飛び越すためのアドレス加算
   処理を行ない、その加算したアドレスについてもエラー
   しているかいないかを判定し、エラーアドレスのみを外
   して、その他のエラーしていないアドレスを前記アドレ
   スレジスタ（６）に格納させるようにしたこと を特徴とする請求項１または請求項２に記載の半導体デ
   ィスク装置におけるメモリ制御方法。