JPH02186485A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積形の半導体装置及びシステム、特にマイ
クロプロセッサ・システム、マイクロコンピュータ装置
及びマイクロプロセッサ装置に関し、更に詳細には、単
一チップ・マイクロコンピュータ形式の高速度の小形化
された電子的ディジタル信号処理システムの特徴に関す
る。

従来の技術 マイクロプロセッサ装置は、米国特許第３．７５７゜３
０６号に示されているように、ｒＭＯ８／ＬＳＩＪ法に
よって製作される単一の半導体集積回路または「チップ
」内に通例包含されるディジタル・プロセッサのための
中央処理装置すなわちＣＰＵである。この米国特許には
、並列型演算／論理ユニット（以下ＡＬＵともいう）、
データ及びアドレスのためのレジスタ、命令レジスタ及
び制御デコーダを含む単一チップ形８ビットＣＰＵが示
されており、上記諸部材は全てフォノ・ノイマン（Ｙｏ
ｎ　Ｎｅｕｍａｎ）構造を用いて相互接続されており、
そして、データ、アドレス及び命令のための双方向並列
バスを使用している。米国特許第４．０７４゜３５１号
には単一チップ「マイクロコンピュータ」型の装置が示
されており、該装置は、プログラム記憶のためのオンチ
ップＲＯＭ及びデータ記憶のためのオンチップＲＡＭと
ともよに４ビット並列ＡＬＬＪ及びその制御回路を有し
てバーバード（Ｈａｒｖａｒｄ）構造に構成されている
。マイクロプロセッサなる語は、通例、プログラム及び
データ記憶のために外部メモリを使用する装置を指し、
−方、マイクロコンピュータなる語は、プログラム及び
データ記憶のためにオンチップＲＯＭ及びＲＡ　Ｌｉを
有する装置を指す。しかし、これら用語はまた互換的に
用いられており、本発明の若干の特徴については制限的
なものではない。

米国特許第３．７５７．３９６号及び第４．０７４．３
５１号が最初に出願された１９７１年以来、マイクロプ
ロセッサ及びマイクロコンピュータにおいて、これら装
置の速度及び能力を増大し、且つ、製造費を低減するた
めに多くの改良が行なわれており、より小さい空間、即
ちより小さいチップ大きさ内により多くの回路及び機能
を提供するようになってきている。改良されたＶＬＳＩ
半導体処理及び写真食刻法により、より狭い線巾及びよ
り高い解像度が可能となり、回路密度の増大及びより高
い速度が得られているが、回路及びシステムの改良はま
た、より小さいチップ大きさをもって増大した性能を得
るという目標に寄与するものである。マイクロコンピュ
ータにおけるこれら改良のうちのいくつかは、 米国特許第３．９９１．３０５号、第４．１５６．９２
７号、第３．９３４．２３３号、第３．９２１．１４２
号、第３．９００．７２２号、第３．９３２．８４６号
、第３．９３９．３３５号、第４．１２５．９０１号、
第４．１５８．４３２号、第３．７５７．３０８号、及
び第３．９８４゜８１．６号に開示されている。これら
米国特許に記載されている装置は、バーバード構造であ
って４ビツト型であり、計算器及び制御器への適用に特
に適する。

この技術の発展に伴うマイクロプロセッサ及びマイクロ
コンピュータ装置の更に他の例が種々の出版物に記載さ
れている。即ち、１９７２年９月２５日のエレクトロニ
クス（Ｅｌｅｃｔｒｏｎｉｃｓ）誌の第３１頁ないし第
３２頁には、オンチップＲＯＭ及びＲＡＭを有する４ビ
ツト・ＰチャネルＭＯ８形のマイクロコンピュータが示
されており、このマイクロコンピュータは米国特許第３
．９９１．３０５号に類似したものである。米国特許第
３．７５７．３０６号のマイクロプロセッサに類似する
最も広く用いられている８ビツト・マイクロプロセッサ
の二つの例が、１９７４年４月１８日のエレクトロニク
ス誌の第８８頁ないし第９５頁に（モトローラ（Ｍｏｔ
ｏｒｏｌａ）　６８００型）、及び第９５頁ないし第１
００頁に（インテル（Ｉｎｔｅｌ）　８０８０型）記載
されている。６８００型のマイクロコンピュータが１９
７８年２月２日のエレクトロニクス誌の第９５頁ないし
第１０３頁に記載されている。同様に、８０８０型の単
一チップ・マイクロコンピュータが１９７６年ｔｉ月２
５日のエレクトロニクス誌の第９９頁ないし第１０５頁
に示されている。

他の単一チップ・マイクロコンピュータであるモスチッ
ク（Ｍｏｓｔｅｋ）　　３８７２型が１９７８年５月１
）日のエレクトロニクス誌の第１０５頁ないし第１）０
頁に示されており、また６８００型の改良型が１９７９
年９月１７日のエレクトロニクス誌の第１２２頁ないし
第１．２５頁に開示されている。

ｒ９９００ファミリ・システムズ・デザイン」（９９０
０Ｆａｍｉｌｙ　Ｓｙｓｔｅｍｓ　Ｄｅｓｉｇｎ）なる
書名の書籍に記載されているパーツ番号ＴＭＳ　９９０
０のような、ミニコンピユータ命令セットを基礎とする
１６ビツト・マイクロプロセッサが発展してきている。

上記書籍は、米国、テキサス州７７００１、ヒユースト
ン市、Ｍ／Ｓ　６４０４　、私書箱１４４３のテキサス
・インスルトルメンツ社（Ｔｅｘａｓ　（ｎｓｔｒｕｍ
ｅｎｔｓＩｎｃｏｒｐｒａｔｅｄ）から１９７８年に発
刊されたものであり、米国議会図書館のカタログ番号７
８−０５８００５となっている。８０８０型から発展し
た１６ビツト・マイクロプロセッサである８０８６型が
１９７８年２月１６日のエレクトロニクス誌の第９９頁
ないし第１０４頁に記載されており、また、６８０００
型（６８００型を基礎としたもの）なる１６ビツト・マ
イクロプロセッサが、１９７８年９月１日のエレクトロ
ニックψデザイン（Ｅｌｅｃｔｒｏｎｉｅ　Ｄｅｓｉｇ
ｎ）誌の第１００頁ないし第１０７頁に、及びＷＥＥＥ
コンピュータ（ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ）誌、第１
２巻、第２号（１９７９年）の第４３頁ないし第５２頁
に記載されている。

これら従来の８ビツト及び１６ビツトのマイクロプロセ
ッサ及びマイクロコンピュータは、多重アドレス／デー
タバスを有するフォノ・ノイマン（Ｖｏｎ　Ｎｅｕｍａ
ｎｎ）構造の汎用処理処置であり、そのうちの若干は、
ガタグ（ｃｕｔ（ａｇ）　、マクドナフ（ＭｃＤｏｎｏ
ｕｇｈ　）及びローズ（ＬａＷｓ　）による１９８０年
１．１月２４日出願の米国特許出願第２０９．９１５号
、またはへイン（ｌｌａｙｎ）　、マクドナフ及びベレ
イ（Ｂａｌｌａｙ）による１９８１年４月１３日出願の
米国特許出願第２５３．６２４号（いずれもテキサス・
インストルメンツ社に譲渡されている）において、及び
Ｉ　ＥＥＥスペクトラム（ＩＥＥＥ　Ｓｐｅｃｔｒｕｍ
）誌、１９７３年３月号の第２８頁ないし第３４頁にマ
クケビット（Ｍａｋｅｖｉｔｔ）及びベイリス（Ｂａｙ
ｌｆｓｓ）により、または１９７９年１２月の第１）回
年次マイクロプログラミング研究会会報（Ｐｒｏｃｅｅ
ｄ　ｉｎｇｓＩＩ　　ｔｈ　　Ａｎｎｕａｌ　　Ｍｉｃ
ｒｏｐｒｏｇｒａｍｒｎｉｎｇ　　Ｗｏｒｋｓｈｏｐ）
　　にステインク（Ｓｔｉｎｔｔｅｒ）及びトレデニツ
ク（Ｔｒｅｄｅｎ　ｉ　ｃｋ　）によって記載されてい
るように、マイクロコード式となっている。マイクロコ
ーディングは、最初１９５１年にウィルケス（Ｗｉｌｋ
ｅｓ）が述べたものであり、命令語によって入れられる
マイクロ命令シーケンスを記憶するために制御ＲＯＭを
用いる。

プログラマは高いレベルの機械語でプログラムを書く。

従って、アセンブリ言語コード文の数を減らすことがで
き、従って、プログラム作成費が低減する。

本発明の要約 これに対して、本発明の特徴は、以降に説明する実施例
に従って専用高速度マイクロコンピュータ装置に好まし
く採用できるものであり、この実施例は、速度及び性能
上のかなりの利点を得るために、いくつかの主要な点に
おいて上記従来のマイクロプロセッサ装置と異なってい
る。この本発明装置は、一般に、バーバード構造を変形
した非マイクロコード式処理装置である。

本発明の主目的は、改良された特徴を有するマイクロコ
ンピュータ装置及びシステム、特にリアルタイム・ディ
ジタル信号処理等に好適するマイクロコンピュータ装置
及びシステムを提供することにある。本発明の他の目的
は、能力を増強した高速度マイタロコンピュータを提供
することにある。

概略説明すると、本発明の一実施例によれば、本発明の
諸特徴は、プログラム及びデータのための別々のアドレ
ス及びデータ経路とともに別々のオンチップ形プログラ
ムＲＯＭ及びデータＲＡＭを有する単一チップ形マイク
ロコンピュータ装置を用いるリアルタイム・ディジタル
信号処理のためのシステムに含まれている。外部プログ
ラムアドレスバスがあるので、操作符号を外部データバ
スによって復帰させた状態で、延長モードにおいてオフ
チップ・プログラム取出しを行なうことができる。バス
交換モジュールにより、特殊の環境における別々の内部
プログラム及びデータバス相互間の一耘送ができる。内
部バスは１６ビツトであり、一方、ＡＬＵ及びアキュム
レータは３２ビツトである。乗算回路が、ＡＬＵに対す
る３２ビツト出力をもって、ＡＬＵと別に単一ステート
の１６Ｘ１６乗算機能を行なう。ＡＬＵに対する一つの
入力が符号拡張をもって０ないし１５ビツト・シックを
通過する。

本発明の新規な特徴及び特性は特許請求の範囲に記載し
た如きである。しかし、本発明それ自体並びに本発明の
他の特徴及び利点は図面を参照して行なう以下の詳細な
説明から理解できる。

実施例 以下、具体的な実施例について詳細に説明する。

マイクロプロセッサ ここに説明するマイクロコンピュータ装置は、主として
信号処理のために使用されるが、その概念はいろいろな
形態のプロセッサ装置に使用することができ、それらの
プロセッサ装置は多くの様々なシステムに使用すること
ができる。すなわち、１実施例では、マイクロコンピュ
ータは第１図、に−級化した形式で示したシステムに使
用されている。そのシステムは、たとえば、音声通信シ
ステム、音声分析システム、小型の“個人用゛または“
家庭用“コンピュータ、単一ボード汎用マイクロコンピ
ュータ、ワードプロセッサ、デイスプレィとタイプライ
タ形キーボードを備えていてローカル処理能力を有する
コンピュータ端末装置、あるいはいろいろなタイプの多
くの応用のうちのひとつであってもよい。

このシステムは、後述する弔−チップＭＯ３／ＬＳＩ中
央処理ユニット（以下ＣＰＵともいう）すなわちマイク
ロコンピュータＩＯ、プログラムまたはデータ記憶装置
ＩＩ、および入出力装置すなわちＩ１０装置１２ををし
ている。

一般に、代表的なシステムのＩ１０装置１２は、アナロ
グ・デジタル変換器および（または）デジタル・アナロ
グ変換器、モデム・・キーボード、ＣＲＴデイスプレィ
、ディスク駆動装置等を有している。Ｉ１０装置１２は
汎用プロセッサに対する結合部を備えているものが多い
。

すなわち、マイクロコンピュータＩＯは、Ｉ１０装置１
２を介してインタフェースされ、４より大きなシステム
における付加プロセッサになる。マイクロコンピュータ
ＩＯ、プログラムデータ記憶装置１）およびＩ１０装置
１２は、２個のマルチビット並列のアドレス・バスＲＡ
とデータ・バスＤ、および制御バス１３によって相互に
連絡されている。マイクロコンピュータＩＯは適当な供
給電圧と水晶入力端子を有している。たとえば、マイク
ロコンピュータｌＯは単相＋５■の供給電圧Ｖｄｄと接
地Ｖｓｓを用いており、マイクロコンピュータＩＯの端
子Ｘ１とＸ２には一定のシステム調時を制御する水晶が
接続されている。マイクロコンピュータｌＯは２０Ｍｌ
１ｚの水晶入力をもつ非常に高速な装置であって、ある
実施例の場合、毎秒５００万回の命令実行速度を備えて
いるマイクロコンピュータＩＯは、デジタル・フィルタ
リング、テレコミュニケーション・モデム（変調、復調
）のための信号処理、線形予測コード（ＬＰＣ）、音声
信号のデータ圧縮、高速フーリエ交換、など大規模な逐
次信号処理問題に役立つことを特にねらっており、また
、一般に、検出信号発生、混合、位相トラッキング、角
度測定、フィードバック制御、刻時回復、相関、たたみ
込みあるいは合成（ｃｏｕｖｏｌｕｊｉｏｎ）等を含む
集中的アナログシステム機能のほとんどすべての計算に
向いている汎用マイクロコンピュータである。さらに、
マイクロコンピュータ１０は、座標変換、定数係数をも
つ線形微分方程式の解、平均等など制御や信号処理のた
めの計算要求と同様な計算要求をもつ用途に対して使用
できる。マイクロコンピュータ１０は、後で説明するよ
うに、普通は、Ｉ１０装置１２を介して９９０００．８
６００あるいは６８０００などの汎用プロセッサにイン
タフェースされ、処理システムを構成する。

好ましい実施例では、オンチップ・プログラムＲＯＭ１
４およびデータＲＡＭ１５を有するマイクロコンピュー
タについて説明するが、本発明のいくつかの概念は、図
示したオンチップ記憶装置の代りにすべてオフチップの
プログラム記憶装置および（または）データ記憶装置で
ある単一・チップ・マイクロプロセッサに使用できる。

もっとも、オンチップ記憶装置を使用禁止にする操作モ
ードが窄備されている。マイクロコンピュータＩＯは、
現在一般的である多重化双方向バスの代りに、２個の独
立した外部プログラム・アドレス・バスとデータバスを
もつように図示しであるが、ここに開示したいくつかの
特徴は、バスが多重化されていても利用することができ
る。バスを分離すること、およびプログラム記憶装置と
データ記憶装置とを分離することの利点は、処理速度で
ある。

一般に、第１図のシステムは次のように機能する。すな
わち、マイクロコンピュータ１０は、内部でＲＯＭＩ４
をアクセスすることによって、あるいは外部にＲＯＭア
ドレス・バスＲＡ（および制御バス１３のＲＣＬＫ−）
を通じて記憶装置１）ヘアドレスを送ることによって命
令語を取り出す。もし外部であれば、記憶装置１）のア
ドレスされたロケーションからデータ・バスＤを通して
命令語を受は取る。この命令は、次のマシン・サイクル
（２０ＭＨｚのクロックすなわち水晶ＸＩ、Ｘ２により
定義される２００ナノ秒の長さをもつ）において実行さ
れる一方、新しい命令が取り出される。命令の実行は、
オペランドのためオンチップＲＡＭ１５をアクセスする
こと、または結果をデータＲＡＭ１５へ書き込むこと、
およびＡＬＵ内での演算または論理操作が含まれる。

実施例について詳細に述べると、内部でＲＯＭ１４へ、
または外部でＲＡバスに加えられた１２ビツトの命令ア
ドレスは、ＲＯＭ１４や記憶装置１、１内の２１２すな
わち４に語のプログラム命令または定数を直接アドレス
する。記憶装置ｌＩから読み取っているとき、ＤＥＮ−
（データ・バス使用許可バー）指令が制御バスＩ３上に
表明される。

また、記憶装置】１に書き込むことも可能であり、この
ために、ＷＥ−（書込み許可バー）指令がマイクロコン
ピュータｌＯによって制御バス１３の１つに表明される
。ＷＥ−指令が書込み機能を許可するように、記憶装置
ＩＩはそのアドレス空間のいくつかまたはすべてに読取
り７７Ｍ込み記憶装置を含むことができる。

Ｉ１０装置１２は、ポートとしてアドレスされる。外部
の装置１２に対する、このインタフェースはアドレス・
バスＲＡ、データ・バスＤおよび制御バス１３を使って
なされる。しかし、！１０装置１２は、記憶装置１）の
ような論理アドレス空間内にロケーションを占めること
はない。これは、通常の記憶域割当形Ｉ１０装置とは対
照的である。

■７１０すなわち周辺装置１２を通すデータの入出力は
、周辺装置１２内の８個の１６ビツトポートＰＯ−Ｐ７
の１つを選択するためバスＲＡからの３ビツトフイール
ドのＲＡ、　ｐを使用する。各ポートはＤＥＮ−または
Ｗ　Ｅ−指令によって入力または出力のいずれかに定義
することができるから、実質上、インが８個、アウトが
８個、計１６個の１６ビツト部がある。選択された１６
ビツト・ポー　ｌ−はＲＡｐとＤＥＮ−（またはＷＥ−
）によってアドレスされ、そのあと、バスＤを通して読
取りまたは書込みのためアクセスされる。その操作は２
つの命令ＩＮまたはＯＵＴの一方を使用する。

すなわち、制御バス１３上のＷＥ−は書込みすなわちＯ
Ｌ、ＪＴの場合に使用され、またＤＥＮ−は読取り、す
なわち、ＩＮの場合に使用される。

制御バス１３上のＲＯＭクロックＲＣＬＫは、ＤＥＮ−
またはＷＥ−のどちらかが使用中であるときを除きどの
マシンサイクルにおいても使用される。すなわち、記憶
装置１）は、各マシンサイクルにおいてオフチップから
の予想される命令語のアクセスのためＲＣＬＫ−よって
起動される。

しかし、もしＤＥＮ−またはＷＥ−を使って周辺装置１
２をアクセスする場合には、ＲＣＬＫ−は生じない。

制御バス１３上のリセット信号Ｒ８−は、プログラム・
カウンタとアドレス・バスＲＡをクリヤしくゼロにリセ
ットする）、データ・バスＤを高インピーダンス状態に
セットし、そして記憶装置制御指令ＤＥＮ−１ＷＥ−お
よびＲＣＬＫ−を非使用（高）状態にセットする。マイ
クロコンピュータ１０内のすべてのアドレス・レジスタ
および一時データ・レジスタは、ＲＯＭ＋４内のリセッ
ト・ルーチンによってクリヤされるが、内部のＲＡＭは
クリヤされない。このようにして、周辺装置１２（主プ
ロセツサなど）の制御を表明する、すなわち始動または
パワーオンの手順を開始することができる。

制御バス１３上の割込み信号ＩＴＮ〜は、マイクロコン
ピュータｌＯに実行を停止させ（現在のＲＯＭアドレス
を保存する）、そして割込みがプログラムによってマス
クされない限り、割込みベクトルアドレスに向かわせる
。

制御バス１３上のＭＥ／ＳＥ〜は、マイクロコンピュー
タＩＯに対し記憶装置拡張モードかシステム・エミュレ
ータ・モードかを定義する。このピンが高電圧（＋Ｖｃ
ｃに）に保たれているとき、マイクロコンピュータはオ
ンチップＲＯＭとオフチップ記憶装置１）からの命令を
実行する。しかし、低電圧（Ｖ　ｓｓ）のときは、マイ
クロ・コンピュータｌＯはシステム・エミュレータ・モ
ードであり、実行はＦＲＯＭ、ＥＰＲＯＭまたはＲＡＭ
である記憶装置１）からの命令のみでなされるから、プ
ログラムを容易に変更することができる。

マイクロコンピュータ・チップ マイクロコンピュータＩＯの内部構成を、第２図に詳細
なブロック・ダイヤグラムで示す。この装置は、標準形
４０ピン・デュアル・インライン・パッケージ、すなわ
ち、チップ支持体に取り付けた単一チップ半導体集積回
路である。パッケージの１６本のビン、すなわち、端子
は１６ビツトデータ・バスＤのために使われ、１２本は
アドレス・バスＲＡのために使われ、残りの端子は電力
源Ｖ　ｄｄ、　Ｖ　ｓｓ、水晶ＸＩ、Ｘ２、および制御
バス１３のために使われる。

プログラム記憶装置１４およびデータ記憶装置１５のほ
かに、マイクロコンピュータ１０は、第１図のシステム
に対する中央処理ユニット、すなわち、ＣＰＵを有して
いる。このＣＰＵは、３２ビツト演算／論理ユニツトＡ
　Ｌ　Ｕ　、オペランドと結果を保持するための３２ビ
ツト・アキュムレータＡｃｅ、ＡＬＵから独立している
乗算器Ｍ、ＡＩ、Ｕに対し１つの入力であるシフタＳ、
状態すなわち標識デコーダＳＤ、および現在の命令語を
受は取ってＣＰＵおよびマイクロコンピュータ１０のデ
ータ記憶装置に対し制御ビットを発生する命令デコーダ
ＩＤＩを含んでいる。

プログラム記憶装置１４は、該装置をアクセスするため
に使われた、あるいはバスＲＡを通して記憶装置１）へ
送られた、命令アドレスを保持するプログラム・カウン
タＰＣ１装置１４から命令語を受は取る命令レジスタＩ
Ｒ、プログラム記憶装置アドレスを保存するスタックＳ
Ｔ、および現在の命令語を受は取ってマイクロコンピュ
ータのプログラム記憶部に対し制御ビットを発生する命
令デコーダＩＤ２に関連している。命令デコーダＩＤＩ
とＮＤ２は、組合せて１個のより大きな制ｍＲＯＭにす
ることもできるし、あるいはより小さなＰＬＡまたはラ
ンダム論理に分割できることはもちろんである。

データ記憶装置１５に関連しているのは、データ記憶装
置１５に対する２個の補助アドレス・レジスタＡＲＯ，
ＡＲＩ、データ記憶装置アドレスとして使用されレジス
タＡＲＯとＡＲＩを選択するページ・レジスタＡＲＰ、
データ記憶装置アドレスのいくつかのビットを保持する
データ・ベージ・バッファＤＰである。

ＣＰＵは、２個の内部バス、１６ビツト・プログラム・
バスＰ−Ｂｕｓ、および１６ビツトデータ・バスＤ−Ｂ
ＬＪＳの近くに配置されている。プログラム・アクセス
とデータ・アクセスは、同時に起ることが可能であり、
アドレス空間は独立している。したがって、マイクロコ
ンピュータは、バーバード構成になっているが、バス交
換モジュールＢＩＭは、Ａｃｅからプログラム・カウン
タＰＣをローディングすること、たとえば、Ｐ−ＢＵＳ
、Ｂ　ＩＭ、およびＤ−ＢＵＳを通して定数をＲＯＭ１
４にアクセスすることを許す。

信号処理用マイクロコンピュータに対する三大要求は、
高速演算と柔軟性である。演算性能は、独立した主とな
るオンチッププログラムおよびデータ記憶装置１４．１
５、大きな単一アキュムレータＡｃｅ、および並列乗算
器Ｍを使用することによって実現される。特殊な操作、
データ移動は、データ記憶装置１５内で定義され、これ
はたたみ込みまたは合成（以下単にたたみ込みと称する
）操作における性能を高めるものである。柔軟性は、後
で表Ａを参照して説明するように命令セットを定義する
こと、記憶拡張を組み入れること、および単一レベルの
割込みによって得られている。

マイクロコンピュータは、たとえば、２にすなわち＋７
１）語以下のオンチップ・プログラム記憶装置１４で構
成することができるが、その構成は、記憶装置ＩＩに外
部プログラム記憶装置を追加することにより４にすなわ
ち２１２まで記憶拡張が可能である。加えて、独立した
モードはマイクロコンピュータ１０をシステムψエミュ
レーション装置として構成することを許容し、この”シ
ステム・エミュレータ”　・モードの場合には、４にの
記憶空間全部が外部にあって、ＲＯＭ１４は使用されな
い。

実処理ユニットＣＰＵ 演算／論理ユニットすなわちＡＬＵは、３２の並列段か
ら成っており、各独立段はその二つの入力ビットについ
て演算または論理機能を行なって、１ビツト出力とけた
上げ／けた下げ信号を出す。

ＡＬＵを通過するデータに関して行なわれる特定の機能
は、プログラム・バスＰ−Ｂｕｓによって命令デコーダ
ＩＤＩに加えられたＩＲ内の現在の１６ビツト命令語に
よって定義される。ＡＬＵは、二つの３２ビツト・デー
タ入力ＡＬＵ−ａ。

ＡＬＵ−ｂと、アキュムレータＡｓｓに対する３２ビツ
ト・データ出力ＡＬＵ−ｏをもっている。

ＡＬＵ−ａ入力は常にアキュムレータＡｃｅからであり
、Ａ　Ｌ　Ｕ　−ｂ入力は常にシフタＳまたは乗算器Ｍ
内の３２ビツト積レジスタＰのどちらかからである。Ａ
ＬＵ−ｂ入力の送信側は、入力選択回路ＡＬＵ−ｓによ
って定義され、回路ＡＬＵ−ｓは現在の命令語の内容す
なわちデコーダＩＤＩの出力＃Ｃに基いてこれら２つの
うちから選択する。

シフタＳは、Ｄ−ＢＵＳから１６ビツトの入力Ｓ１を受
は取ってゼロから１５位置左ヘシフトした３２ビツトの
出力Ｓｏを発生する。左ヘシフトされたデータはゼロに
される、すなわち、データが左ヘシフトされるとすべて
の右側のビット位置はセロで満される。独特の特徴は、
上位のビットがシフト操作において符号拡張されること
である。

ＡＬＵは２の補数で動作する。シフタＳは、ラインＳｐ
を通してＰ−Ｂｕｓからの４ビツト値でロードされるシ
フト制御装置Ｓｃを有しており、演算命令はＤ−Ｂｕｓ
からＡＬＵ−ｂ入力へ向う経路においてシフトされるビ
ットの数を直接定義することができる。

この説明においては、最下位ビットすなわちＬＳＢを右
側、最上位ビットすなわちＭＳＢを左側とみなすことに
するから、左シフトはＭＳＢに向ってである。ビット０
はＭＳＢであり、ビット１５はＬＳＢである。データは
、通常、この構成において符号付きの２の補数で取り扱
われる。

乗算器Ｍは、けた上げ正方向送り（フィードホワード）
を使用してダイナミック／スタチック論理で、ブース算
法を実行するように構成された１６Ｘ１６乗算器である
。乗算器Ｍに対する入力の１つは、Ｔレジスタである。

Ｔレジスタは、ラインＴｉを通してＤ−ＢＵＳから受は
取った被乗数を一時記憶するための１６ビツトーレジス
タである。他の１６ビツト入力はラインＭｉを通るＤ−
Ｂｕｓからのものである。すなわち、この乗算器の入力
は、データ記憶装置１５からでもよいし、あるいは命令
語から直接導いた（ロードされ、右そろえされ、そして
符号拡張された）１５ビツトの乗算即時値であってもよ
い。

ＡＬＵは、常にそのＡＬＵ−ａ入力としてアキュムレー
タＡｃｅの内容を受は取って、常にその出力をＡＣＣ内
に記憶させる、すなわち、Ａｃｃは常に最終受信地であ
り、かつ−次オペランドでもある。

ＡＬＬＩは加減算を行ない、また論理積、論理和および
排他的論理和の論理操作を行なう。論理操作の結果はＡ
ｃｃの下半分Ｃビットｌ　６−３１）とデータ記憶装置
１５からの１６ビツト値の間にある。

データ記憶装置の値はシフタＳ（ゼロシフトで）を通過
するので、ＭＳＢの論理操作結果に対するオペランド（
ビット０〜１５）はセロである。

アキュムレータに入る最終的な３２ビットの結果は、し
たがって二つの部分になる。すなわち、ビット０−１５
はゼロで論理積がなされた（または論理和等がなされた
）ＡｃｃビットＯ〜】５であり、ビット１６〜３Ｉの結
果はデータ記憶装置の値で論理積等がなされたＡｃｃビ
ット１６〜３１である。アキュムレータＡｃｃの出力は
、３２ビットＡＬＵ−ａ入力に対するもののほかに、上
位１６ビツト出力Ａｃｃ−Ｈ（ビット０−１５）と下位
１６ビツト出力Ａｃｃ−Ｌ（ビット１６〜３１）がある
。この上位および下位１６ビツトＡｃｅ語をデータ記憶
装置１５に記憶させるために、別個の命令Ｓ　Ａ　Ｃｉ
（“アキュムレータ上位を記憶せよ”と命令５ＡＣＬ″
アキユムレ一タ下位を記憶せよ“が用意されている。

状態デコーダＳＤは、Ａｃｅを更新する命令が実行され
るときは必らずＡｃｅを更新する。ＳＤの４ビツトは、
ＯＶ、、Ｌ、Ｇ、Ｚである。アキュムレ−夕のオーバフ
ロー（またはアンダフロー）は、ＯＶビットで指示され
、ゼロより小さいＡ、ｃｃの内容はＬビットで指示され
、セロより大きいＡｃｅの内容はＧビットで指示され、
ゼロに等しいＡｃｅの内容はＺビットで指示される。割
込みがあると、ＯＶビットはオーバフロー・フラッグ・
レジスタ内に保存されるが、他のビットは次のアキュム
レータ向合が実行される時点までは利用することができ
る。

アキュムレータ・オーバフロー・モード・レジスタは、
直接プロゲラ！、制御を受けて信号処理計算における飽
和した結果を考慮した単一モード・レジスタＯＶＭ（Ｓ
Ｄに含まれている）である。

オーバフロー・モード・レジスタＯＶ　Ｍがリッセトさ
れると、オーバフローの結果は、ＡＬＵ−。

を通して、修正なしにＡＬＵからアキュムレータＡｃｃ
にロードされる。オーバフロー・モードψレジスタがセ
ットされると、オーバフローの結果は、ＡＩ、Ｕの最大
または最小表示可能値にセットされ、アキュムレータＡ
ｃｅにロードされる。最大値か最小値かは、オーバフロ
ー・ビットの符号で決められる。これにより、信号処理
の応用においてＡ、ｅｃの飽和した結果が容認され、ア
ナログ信号の飽和処理をモデル化することができる。

ＳＤ内の独立した状態ビットは、現在使用されている補
助レジスタＡＲＯまたはＡＲｌの状態を監視して、現在
使用されている補助レジスタ（すなわち、ループ・カウ
ンタ部分）の９個のＬＳＢがすべてゼロである状態を検
出する。このビットは、補助レジスタがセロでない場合
の条件付き分岐命令ＢＡＲＮＺ、すなわち“補助レジス
タがゼロでない場合分岐せよ”のために使用される。

入出力状態ピッ）Ｉｌｏ　　ＳＴ−は、制御バスの一部
である外部ピンであって、周辺装置１２の状態を質問す
るため“ｉｌｏがゼロの場合分岐せよ”命令ＢＩＯＺを
与える。そのＢ［ＯＺ命令によってサンプルされたとき
、Ｉｌｏ　　ＳＴ−ビン−Ｌがゼロ−レベルであれば分
岐させる。

バス交換モジュールＢＩＭは、Ｄ−ＢＵＳ上の１６ビツ
ト値の下位１２ビツトと、ｐ−ＢＵＳ上の下位１２ビツ
トとを交換する。この操作は、命令としてプログラマ−
が利用することはできない。

しかし、テーブル探索命令ＴＢＬＲＡまたはテーブル書
込み命令ＴＢＬＷなどの命令において、あるいはＡｃｅ
内の完成したアドレスをサブルーチン拡げるため使用す
ることができるアキュムレータ呼出し命令ＣＡＩ、ＬＡ
において、固有の操作として代りが必要である。Ｐ−Ｂ
ＵＳ上のＩＲからの１６ビツト値は、ＲＡＭ内に記憶さ
せるため、たとえばテーブル読取りのため、ＢＩＭを通
してＤＢＬＩＳにロードすることができる。

プログラム記憶装置のアドレス指定 プログラム記憶装置１４は、命令レジスタｒＲにχ＝ｆ
ＬＩ６ビツト出力を発生するためＩ６に区分されたＲＯ
Ｍである。このＲＯＭは入力ライン１４ｂ上のｌｌビッ
トまたは１２ビツト・アドレスに基いて１つの１６ビツ
ト命令語を選択するデコーダを使用している。実施例で
は、ＲＯＭ　１４は、２に以下の語を有するから、ｌｌ
ビット・アドレスを使用することができる。しかし、オ
ンチップ・プログラム記憶装置は、１２ビツト・アドレ
スをもつ４に語まで拡張することができる。

ＲＯＭ　ｌ　４の回路は、後で説明するように高速記憶
に特に適している。アドレス入力１４１〕は、実行中の
命令の次の命令のアドレスが入っている１２ビツトレジ
スタであるプログラム・カウンタＰＣからアドレスを受
は取る。すなわち、ある命令に対し命令デコーダＩＤＩ
とＩＤ２の出ツノ側における制御ビット　＃Ｃが正当で
ある時点において、ＰＣには次の命令のアドレスが入っ
ている。

ＲＯＭ１．４からＩＲ内に次の命令を読み取るためプロ
グラム・カウンタ部分内のアドレスがデコーダ１４ａに
入った後、ＰＣは別の命令を取り出す準備としてＰ　Ｃ
ｉｎｃを通して増分される。すなわち、ＰＣはＩＤ２か
らの制御ビット　＃Ｃの制御を受けて自己増分する。プ
ログラム・カウンタＰＣからの出力ＰＣｏは、ラインＲ
Ａｐｃ、セレクタＲＡｓ　　（および図示していない出
力バッファ）、および出力ラインＲＡ　ｏを通して外部
ＲＡババス、そしてマイクロコンピュータの１２本の出
力ピンへ加わる。ＲＡババスＲＡＯ−ＲＡ　１））は、
セレクタＲＡｓがあるモードにあるときは、ＲＡｐｃを
通してＰＣの出力を含んでおり、またＩ１０命令ＩＮお
よびＯＵＴを実行しているときは、３ビツトのポートア
ドレス入力ＲＡｉを含んでいる。

ＰＣ内のアドレスが、ＲＯＭ１Ｊ内の最上位アドレスよ
り上であれば必らず記憶装置１）に対しオフチップ・プ
ログラム・アドレス指定がなされる。

しかしながら、マイクロ・コンピュータは主としてオン
チップＲＯＭ１．４で動作するように設計されているか
ら、マイクロコンピュータの多くの用途に対しプログラ
ム命令のためオフチップ取出しは必要ないであろう。プ
ログラム・カウンタＰＣは、分岐または呼出し命令に対
し、Ｐ−ＢＵＳからセレクタＰＣｓおよび入力ＰＣｉを
通してロードすることができ、あるいは、“アキュムレ
ータ呼出し°命令ＣＡＬＬＡまたはテーブル読取りおよ
びテーブル書込みに対しＡｃｃ−Ｌ、　Ｄ　−ＢＬＩＳ
　。

Ｂ　ＩＭ、Ｐ−ＢＵＳ、ＰＣｐおよびＰＣｉを通してア
キュムレータＡｃｅからロードすることができる。

レジスタ・スタックＳＴは、サブルーチンおよび割込み
呼出しにおいてＰＣの内容を保存するために使用される
。図示実施例の場合、スタックＳＴは、先入れ後出し、
後入れ先出方式レジスタとして作られた４個の１２ビツ
ト・レジスタを有しているが、それよりも多くまたは少
ない数のレジスタを使用することも可能である。プログ
ラム・カウンタＰＣの現在の内容は、ラインＰＣｓ□を
通してスタックの一番上のレジスタＴＯ３に“ブツシュ
する”ことによって保存される。連続するＣＡＬＬ命令
は、先の内容がシフトされると、ＰＣの現在の内容をＴ
Ｏ３にブツシュし続けるから、４個までの入れ子サブル
ーチンを収容することができる。サブルーチンは、スタ
ックを“ポツプする”戻り命令ＲＥＴを実行することに
よって終了し、ラインｐｃｉ　、セレクタＰＣｓおよび
入力ＰＣｉを通してＴＯ８の内容をプログラム・カウン
タＰＣへ戻し、プログラムが最後の呼出しまたは割込み
の前に達した個所から続行することができるようにする
。ＴＯ８がポツプされると、スタックＳＴのそれより下
のレジスタ内のアドレスが１位置だけ移動する。呼出し
命令または割込みによって開始された各サブルーチンは
、ＲＥＴ命令によって終了しなければならない。

図示実施例の場合、ＲＯＭＩ４は、１５３６語を有して
いるから、４にプログラム・アドレス空間の残部、すな
わち２５６０語はオフチップの記憶装置１）の中にある
。記憶装置拡張制御ピンＭＥ／ＳＥ−が論理ｌにおいて
高いとき、マイクロコンピュータは０−１５３５の範囲
のＰＣ内のプログラム・アドレスをＲＯＭ１４に対する
オンチップのアドレスであると解釈し、そして１５３６
〜４０９５の範囲のアドレスをオフチップのアドレスで
あると解釈してＰＣの内容をＲＡ　ｐｃおよびＲＡｏを
通してＲＡババス送り出す。各マシン状態に対しデコー
ダ１０２によって作られた出力ストロープＲ−ＣＬＫ−
は、外部記憶装置１）を使用許可にする（ＩＮまたはＯ
ＵＴ命令が実行されているときは除く）。

オフチップのプログラム記憶装置ｌＩがアクセスされる
と、記憶装置から読み取られた命令語は外部バスＤに加
えられ、そこから、入出力制御装置ＤＣおよびラインＤ
ｐを通して内部のｒ’−Ｂｕｓに加えられる。すなわち
、これは１６ビツト命令であって、ＩＲを通してのＲＯ
Ｍ１４の出ノＪと同様に、それは実行するためデコーダ
ＩＤＩと１０２にロードされ、あるいは１２ビツトがＰ
Ｃｐを通してプログラム・カウンタＰＣにロードされる
かそうでなければオンチップ命令取出しとして使用され
る。

ＭＥ／ＳＥ−ピンがゼロであると、マイクロコンピュー
タはシステム・エミュレータ・モードになる。４にプロ
グラム・アドレス空間全部がオフチップであるから、す
べてのＰＣアドレスはＲＡｐｃおよびＲＡｏを通してＲ
Ａババス加えられる。このモードは、利用側が開発中の
システムまたはプログラムである場合にはＲＯＭ１．４
のための最終的コード変換ができ上る前に必要である。

すなわち、マイクロコンピュータｌＯは、新しいプログ
ラム（ＲＡ　Ｍまたは記憶装置１）のＥＰＲＯＭ内に記
憶させた）を調べ手直しすることができるように、コー
トをＲＯＭに永久的にプログラムしておかなくても動作
することができ、したがって、最終的コードが確立した
とき、このコードをＲＯＭ１４にマスク・プログラムし
て、マイクロコンピュータ１０が大量に作られる。

いずれのモードにおいても、最初の２つのアドレス００
００と０００１はリセット機能のために使われる。リセ
ットピンＲ８−が低（なると、すべてがゼロのアドレス
は、後で説明するが、プログラム・カウンタＰＣの中に
入れられる。さらに、第３のアドレスが割込めベクトル
のために予約される。すなわち、ＩＮＴ−ピンが低くな
ると、割込みルーチンを開始するためアドレス０００２
がプログラム・カウンタＰＣに入れられる。

データ記憶装置のアドレス指定 図示実施例におけるデータ記憶装置１５は１４４個の１
６ビツト語を有しており、したがって、ＲＡＭアドレス
・デコーダ１５Ｂに対するアドレス入力１５ａ上には８
ビツトのアドレスが必要である。しかし、ＲＡＭ＋５は
５１２語までの語をもつように構成することができ、９
ビツトのアドレスを必要とするから、そのアドレス指定
の方法については、いくつかの実施例では使われないア
ドレス・ビットのところで説明することとする。

Ｒ，ＡＭ１５の各々の１．２８語のブロックは１ページ
とみなせるから、ページ内のデータ記憶装置１５の１２
８語までの語を直接アドレスするため、入力１５ｅを通
してＰ−ＢＵＳ上にあるプログラム“記憶装置１，１か
らの命令語内の７ビツトのアドレスフィールドが使用さ
れる。そのページはデータ・ページ・バッファＤＰによ
って選択される。

代りに間接的にアドレス指定する場合、図示実施例では
２個の補助レジスタＡＲＯとＡ　Ｒ，Ｉが使われるが、
これらの１６ビツト補助レジスタは８個まで使用するこ
とができ、ＲＡＭＩ、５に対する間接アドレス源として
現に使用されている特定のレジスタを補助レジスタ・ポ
インタＡ、　ＲＰと定義する。２個のレジスタＡＲＯと
Ａ、Ｒ１の場合には、ポインタＡＲＰは１ビツトのみで
あるが、８個の補助レジスタをもつ実施例の場合には、
ポインタＡＲＰは３ビツト・レジスタである。１６ビツ
ト補助レジスタＡＲＯとＡＲＩは、後述するように、間
接アドレス命令、あるいは記憶、ロードまたは修正補助
レジスタ命令ＳＡＲ，ＬＡＲ，ＭＡＲの制御を受ける。

補助レジスタの下位部分からの９ビツトアドレスは、セ
レクタ１５ｄ１ライン１５ｅ。

セレクタ１５ｆ、およびライン１５ｇを通してアドレス
人力１５ａに加えることができ、その経路はＩＤ＋から
の制御ビット＃Ｃによって定義される。補助レジスタの
１つをＲＡＭアドレス源にする場合には、セレクタ１５
ｄはアドレス人力１５ａとしてライン１５ｅ上の値を使
用する。これに対し、Ｐ−ＢｕｓをＲＡ　Ｍアドレス源
にする場合には、セレクタ１５ｄは、入力１５ｃからの
７ビツト・アドレスと、データ・ページ・レジスタＤＰ
からの１ビツトの（３ビツトまたは４ビツトまで拡張可
能）ページ・アドレスを使用する。セレクタ１５ｆは、
命令によって定義された通りにＰ−ＢＵＳからロードさ
れるポインタＡ　Ｒ，Ｐによって制御される。

補助レジスタは間接アドレス指定のために使われ、その
場合には、命令はＲＡｉｌ１５に対し完全なアドレスを
有する必要はな（、代りにこのアドレスに対し補助レジ
スタを使うことを規定するだけである。そのような命令
は、さらに選択された補助レジスタに対し増分または減
分を規定することができる。その場合には、ＡＲＯまた
はＡＲＩの９個のＬＳＢが経路Ｉｎｃを通して＋１また
は１だけ変更される。したがって、補助レジスタはルー
プ・カウンタとして使用できる。また補助レジスタはラ
インＡＲｉｏを通してＤ−バスによってアクセスされる
から、これらのレジスタは雑作業用レジスタとして使用
できるし、またはループ・カウントを開始するため最初
にロードすることもできる。

データ記憶装置１５は、Ｄ−Ｂｕｓおよび入出力回路１
５ｉを使って、ライン１５ｇを通してアクセスされる。

データ記憶装置の構成は、マイクろコンピュータ１０の
重要な特徴によりＲＡＭ１５内でデータの完全な移動が
許されるようになっている。命令制御を受けて、あるア
ドレスにあるデータは、ＡＬＵやＤ−Ｉ３［ＪＳを使わ
ないで１マシン・サイクル内で次のより上位のロケーシ
ョンへ移すことが可能である。したがって、たとえば、
加算中、アクセスされたデータを次のより上位のアドレ
スへ移すことが可能である。

Δｍα月１熊 マイクロコンピュータ・チップＩＯからのデータの入出
力には、データ・バスＤと、制御バスＩ３のラインのう
ちの２本を使用する。２本のラインはデータ使用許可バ
ーＤＥ−と書込み許可バーＷＥ−である。データの入出
力機能のため２つの命令ＩＮとＯＵＴが使われる。外部
データ・バスＤは、入出力制御装置・データ・バッファ
ＤＣとラインＤｄによって内部データ・バスすなわちＤ
−Ｂｕｓに連絡されている。

命令ＯＵＴが実行されているときを除き、ＤＣからデー
タ・バスＤ−Ｂｕｓに対する出力が常に高インピーダン
ス状態におかれるように、ＤＣ内の出力バッファは３個
から成っている。すなわち、この目的のために、ＯＵＴ
をデコードしないときは必らず命令デコーダＩＤＩから
の制御ビット＃Ｃの１つが出力バッファを高インピーダ
ンス状態にセットする。ＩＮ命令が存在するときは、デ
ータ制御装置ＤＣが１６個の入力バッファを作動させる
ので、外部データ・バスＤはデータ入力のためＤＣとラ
インＤｄを通して内部Ｄ−ＢＵＳへ連絡される。ＯＵＴ
命令がデコードされると、ＩＤ１からの制御ビット＃Ｃ
がＤＣ内の出力バッファを作動させるので、内部Ｄ−Ｂ
ｕｓはＤｄとＤＣを通して外部データ・バスＤへ連絡さ
れる。

また、ＩＮ命令の実行は、ｒＤＩからライン１３ａ上に
データ使用許可ＤＥＮ−ストローブを発生させ、そして
１５ｉと１５ｊを通してＤ−ＢＵＳをＲＡＭ１５に連絡
するので、外部からのデータはオンチップ・データ記憶
装置に入る。マイクロコンピュータを信号プロセッサと
して意図的に使用するときは、オフチップ基準（ｒｅｆ
ｅｒｅｎｃｅ）ごとにＲＡＭ１５に対し数百または数千
回のアクセスが必要である。すなわち、オフチップから
値が取り出され、次に、この新しい値とＲＡＭ１５内の
他のデータを使ってたたみ込みもしくは同様な操作が実
行されるから、別のオフチップ基準が必要となる前に数
千回の命令実行がなこれよう。

この理由のため、構成上、オフチップデータ・アクセス
よりも内部データ処理のほうが好ましい。

ＯＵＴ命令の実行は、ＩＤＩからのライン１３ｂ上にオ
フチップ書込み許可ＷＥ−ストローブを発生させ、ＲＡ
Ｍ１５から１５ｉ、１５ｊ、ＤＢｕｓ、　　ラインＤｄ
およびバッファＤＣを通して外部バスＤヘデータを出力
する。第１図を参照すると、このデータは周辺装置１２
内のポー１−ＰＯＰ７の１つ（３ピツ）ＲＡｉ値によっ
て選択される）に書き込むことができる。

ＩＮおよびＯＵＴの両命令に含まれているのは、［Ｄｌ
からのラインＲＡｉ上の３ビツト・ポート・アドレスで
ある。このアドレスは、セレクタＲＡｓを通して外部ア
ドレスの３個のＬＳＢＣＲＡ　９−ＲＡ　１）．　）上
に多重化される。この結果、８個までの周辺装置をアド
レスすることができる。ＲＡババス力の残りの上位ビッ
トは、これらの命令の間論理ゼロに保持される。

命令セット 第１図および第２図のマイクロコンピュータＩＯは、表
Ａの命令セットを実行する。表Ａは第１行に書込み原始
コードに使われる各命令のニモニック言語すなわちアセ
ンブリ言語を示し、続いて第２行には、ＲＯＭ１４およ
び命令レジスタｆＲ内に現われるコード形式である２進
法の目的コードを示す。この２進コードはＩＤＩとＩＤ
２内でデコードされて制御ビット＃Ｃの全部を発生させ
、各種のバスおよびレジスタをアクセスし、かつＡＬＵ
の機能をセットすることによって所定の操作を実行させ
る。

表は、さらに、命令の実行中マイクロコンピュータによ
って用いられたサイクルすなわちマシン状態の数を示す
。分岐、呼出し、デープル索引、および入出力を除くす
べての命令は、ｌ状態時間中に実行されることに注意さ
れたい。マイクロコンピュータはマイクロコードされな
い、すなわち、標準ＡＩ、Ｕ命令はｌ状態時間中に実行
される。表は、さらに、各命令を定義するために必要な
命令語すなわち命令コードの数を示す。ブランチすなわ
ち分岐と呼出しだけが２個の命令語を必要とすることに
特に注目されたい。表Ａの右欄は各命令に対する操作の
簡単な説明である。

表Ａの大部分の命令は、“ＩＡＡＡ　　ＡＡ、ＡＡ”の
ように下位の８ビツト（ビット８−１５）を示す。それ
は１つのオペランドに対する直接アドレスまたはＲＡＭ
１．５の間接アドレスである。もし、“１″ビツト、す
なわちビット８がＯであれば、直接アドレス指定モード
が使用されるので、命令語の“Ａ“欄、すなわちビット
９〜１５は、ＩＲからＰ−ＢＵＳ、ライン１５Ｃ１およ
びセレクタ１５ｄを通してアドレス人力１５ａに連絡さ
れる直接アドレスとして使用される。この直接アドレス
指定モードでは、補助レジスタＡＲＯ−ＡＰＩは使われ
ない。

“１ＡＡＡ　　ＡＡＡＡ”を含む命令の場合、間接アド
レス指定モードは、これらの命令のＩ欄すなわちビット
８内の１によって規定される。ＲＡＭ１５に対するライ
ン１５ａ上の人力アドレスは、この場合、補助レジスタ
Ａ　Ｒ，０またはＡＲＩの一方から得られ、ビット１５
がその一方を選択する。

もし、ビット１５が０であれば、ＡＲＯが使われ、ピッ
）１５が１であれば、ＡＲＩが使われる。したがって、
Ｐ−ＢＵＳを通してＩＲから連絡されたビット１５はセ
レクタ１５ｆを制御する（そして、ＡＲＰレジスタにロ
ードすることができる）。

補助レジスタの数は８個まで拡張可能であるから、これ
らの間接アドレス命令のビット１３〜１５は、間接アド
レス指定モードにおいて３ビツト・セレクタ１５ｆとＡ
ＲＰレジスタを使って８個のうちのＩｆｆ！ｉｔを定義
するために予約される。ビットｌＯからビット１２まで
は、間接アドレス指定における制御ビットである。すな
わち、ビットｌＯはもし１であれば、アドレスされた補
助レジスタを増分させ、もし０であれば、変化はない。

ビット１）は、もしｌであれば、アドレスされたＡＲを
減分し、もしＯであれば、変化はない。ビット１２は、
もし０であれば、現在の命令を実行した後ビット１５を
ＡＲＰにロードし、もし１であれば、ＡＲＰをそのまま
にしておく。

表Ａのいくつかの命令に使われるシフト・コード５ｓｓ
ｓは、ラインＳｐを通してシフト制御装置Ｓｃにロード
された、空間の数（ゼロから１５）を定義するための４
ビツト欄である。Ｄ−Ｂｕｓを通してＲＡＭ１５から入
ってくるデータは、ＡＬＵ−ｂ人力へ向う途中シフタＳ
を通過するとき左シフトされる。

本明細書に記載した構成にとって重要ではないが、表Ａ
の命令セットを使用するアセンブリ言語形式は、直接ア
ドレス指定を表わすために“Ａ”を、間接アドレス指定
を表わすために“β”を用いている。したがって、“Ａ
ＤＤＳ、Ａ”は、命令語のＡ欄によって定義された記憶
場所の内容を加算することを意味する。“ＡＤＤ　　Ａ
β″は、ＡＲＰに存在する内容によって選択された補助
レジスタＡＲＯまたはＡＲＩでアドレスされたデータ記
憶場所の内容を使って加算することを意味する。“ＡＤ
Ｄ　　Ｓβ十″は、ＡＲを定義し、次にループ・カウン
トのためこの補助レジスタを増分するためＡＲＰの現在
内容を使って加算することを意味するＡＤＤ　　Ｓβ”
はｌだけ減分することを除いて“ＡＤＤ　　Ｓβ十”と
同じである。

“ＡＤＤ　　Ｓβ−、ＡＲ“は、αＴの演算のため新し
い補助レジスタを定義するためＡＲＰにビット１５の値
がロードされることを除いて“ＡＤＤＳβ十“と同じで
ある。

表Ａの右欄に記載された説明は、直接アドレス指定を仮
定している。間接アドレス指定については、上記の解説
を用いる。

以上により、ＡＤＤ命令は、左へ５ｓｓｓ空間シフトさ
れたＲＡＭ１５の１６ビツトの内容（直接アドレス指定
の場合にはロケーション０ＡＡＡＡＡＡＡにおける内容
、また間接アドレス指定の場合には選ばれたＡＲによっ
て選択されたＲＡＭ　ｌ　５内のロケーションにおける
内容）をＡｃｅの３２ビツト内容に加算し、その結果を
Ａｃｃに記憶させる。ＡＤＤＨ命令は、Ａｃｃの上位半
分だけが１つのオペランドの送信側であり、かつその結
果の最終受信地であって、シフトが行なわれないことを
除いて、ＡＤＤ命令と同じことを行なう。

減算命令ＳＵＢとＳ　Ｕ　Ｂ　ｆ（は、アキュムレータ
ＡｃｅからアドレスされたＲＡＭ　ｌ　５のデータを減
算し、その結果をＡｃｅに記憶させる、しかし、その他
については加算と同じである。ロード命令Ｌ　Ａ　Ｃは
、５ｓｓｓビツトによって左シフトされたｆへＡＡ　　
ＡＡＡＡによってアドレスされた１６ビツト・データを
Ａｃｅにロードする。ＡＤＤ　。

ＳＵＢおよびＬＡＣ命令だけがシフトを規定している。

補助レジスタについては、４つの命令ＳＡＲ。

ＬＡＲ，ＬＡＲ，におよびＭＡ、Ｒがある。“補助レジ
スタを記憶せよ”命令ＳＲは、ＲＲＲによって定義され
たほうの補助レジスタの内容を記憶場所ＩＡ、Ａ、Ａ　
　ＡＡＡＡに記憶させる。“補助レジスタをロードせよ
“命令ＬＡＲは、命令Ｓ　Ａ、　Ｒの逆である。命令Ｓ
ＡＲまたはＬＡＲにおいて定義される補助レジスタＡＲ
は、Ｐ−バスを通して命令語のＲＲＲ欄がロードされ、
ラインＡＲｉｏを通してどちらの補助レジスタをＤ−バ
スに連絡すべきかを決定するポインタＲＰによって定義
される。

ＬＡＲＫ命令により、ＲＲＲによって定義されたＡＲに
ＩＲからの定数Ｋ（ビット８〜１５）がロードされる。

この８ビツト定数Ｉくは右そろえされ、１６ビツト補助
レジスタ内のＭＳＢはゼロにセットされる。“補助レジ
スタを修正せよ゛命令ＭＡＲは１．Ｌ記のようにビット
ｌＯ〜ビット１２によって補助レジスタを修正する。し
かし、加算や記憶装置１５に対するアクセスは実行され
ない。ＭＡＲコードは、間接モードすなわち［＝１にお
いてのみ効力を有し、直接モードにおいてこの命令は効
力を有せず、すなわちＮｏ−０Ｐとなる。

入力／出力命令は、アセンブリ言語ではＩＮ　　ＰＡ、
Ａ”または’ＯＵＴ　　ＰＡ、Ａ″のように書かれる。

ここで、Ｐ　Ａ　ｉ！　ＲＡバスのビット９〜１．１上
の３ビツトポート・アドレスＰＰＰ出力（デコーダＩＤ
Ｉから生じて、ラインＲＡｉを通して連絡される）であ
る。ＩＮ命令はＤＥＮ−を使用許可し、ＲＣＬＫ−を使
用禁止にする。

一方、ＯＵＴ命令はＷＥ−を使用許可にし、ＲＣＬ　Ｋ
−を使用禁止にする。周辺装置１２は、ＲＡ９〜ＲＡｌ
ｌをデコードし、８個の１６ビツト・ポートＰＯ−Ｐ７
の１つ、すなわちバスＤを通して読取りまたは古込みの
ためのロケーションを選択する。以上の命令は２つのマ
シン状態を使用しており、バスＤのデータ入力ピンは第
２の状態ではフリーであって、ＲＯＭ１．４の代りに記
憶装置１）から次の命令の外部取出しを許す。

“アキュムレータを記憶せよ”命令Ｓ　Ａ　ＣＬと５Ａ
ＣＨは、アセンブリ言語では“５ＡＣＬ　　Ｘ。

Ａ”のように書かれるが、Ａｃｅの下位または−１−位
のビットをＸＸＸ空間左シストさせ、Ｉ　Ａ　Ａ　ＡＡ
ＡＡＡによって直接または間接に定義されたデータ記憶
装置１５内のロケーションに記憶させる。

Ｘ　ＩｆＡは、図示実施例の場合、完全に実行されない
。

すなわち、Ｓ　Ａ、　ＣＨ命令の場合、Ｘ＝０．Ｘ＝１
およびＸ＝４のみが許される。このシフトは、シフタＳ
またはＡＬＵ内ではなく、アキュムレータＡｃｃ回路自
体内で実行される。

シフト・コードのない、演算および論理命令は、ＡＤＤ
Ｈ，ＡＤＤＳ、５ＵＢＨ，５ＵＢＣ，ＺＡＬＩＩ。

ＺＡＬＳ、ＥＸＯＲ，ＡＮＤ、ＯＲおよびＬＡＣＫであ
る。これらの命令は、すべて、アセンブリ言語で、たと
えばＡＤＤＨ，Ａのように書かれる。

ＡＤＤＨ命令は、ＲＡＭ］５内の定義されたロケーショ
ンからの１６ビツト・データをＡｃｃの上位半分に加算
し、結果をＡｃｃの上位半分に記憶させる。実際には、
ＲＡＭ１５からのデータは、Ｄ−バスからＡＬＵ−ｂ入
力へ進むときシフタＳ内で１６ビツト左シフトされる。

ＡＤＤＳ命令は、符号外延がシフタＳ内で抑制されるこ
とを意味し、Ａによって定義されたＲＡＭ１５からのデ
ータは、符号付き２の補数の代りに１６ビツトの正数と
して取り扱われる。Ｓ　Ｕ　Ｂ　Ｉ−ｆおよび５ＵＢＳ
命令は、ＡＬＵ内で減算が実行されることを除いてＡＤ
ＤＩ（およびＡＤＤＳ命令に相当する。

除算には、条件付き減算命令５ＵＢＣが使われる。ＲＡ
Ｍ１５内の定義されたロケーションの内容は、Ａｃｅの
内容から減算され、１５ビツト左シフトされ、ＡＬＵ出
力ＡＬＵ−ｏを作る。そのＡＬＬＩ出力ＡＬＵ−ｏは、
もしセ゛口でなければ、１ビツトだけ左シフトされ、そ
して＋１が加算され、その結果がＡｃｅに記憶される。

もしＡＬＵ出力ＡＬＵ−ｏがゼロでなければ、１ビツト
だけ左シフトされ、その結果がＡｃｃに記憶される（＋
１は加算されない）。５ＵＢＣ命令は、それに続く命令
においてアキュムレータが使用されないという仮定に立
つ２サイクル命令である。もし、それに続く命令がＡｃ
ｃに関係していれば、そのときには、５ＵＢＣ命令の後
、Ｎｏ−０Ｐ命令を挿入すべきである。

“ゼロ・アキュムレータ・ロード・ハイ”命令Ｚ　Ａ　
Ｌ　■−１は、ＲＡＭ１Ｓ内のアドレスされたロケーシ
ョンにある１６ビツト語を取り出し、それをＡｃｅの上
位半分（ビット０〜１５）にロードする。Ａｃｃはゼロ
にされているから、下位ビット１６〜３１はゼロのまま
である。シフタＳはＤ−ＢＬＩＳからＡＬＵを通ってＡ
ｃｃに向うデータ経路内にあるから、ＺＡＬＨ命令にお
いて１６ビツト・シフトが実行され、データは上位半分
へ移される。ＺＡＬＳ命令は、−ＲＡＭ１５から語を取
り出し、それを、ゼロにされたＡｃｃの下位半分にロー
ドする。符号拡張はシフタＳ内で抑制される。

論理命令ＥＸＯＲＳＡＮＤおよびＯＲは、たとえ取り出
されたオペランドが１６ビツトであっても３２ビット形
式で実行される。ＥＸＯＲ命令の場合には、Ａｃｅの上
位半分はゼロで排他的論理和かなされ、Ａｃｃの下位半
分をもつ取り出されたデータの排他的論理和で連結され
、その結果の両半分かＡｃｃに記憶される。同じことが
ＯＲおよびＡＮＤ命令に当てはまる。

ロード・アキュムレータ命令ＬＡＣＫは、命令語の８個
のＬＳＢに含まれている８ビツトの定数をＡｃｃの８個
のＬＳＢにロードさせ、右そろえされる。すなわち、Ａ
ｃｃの上位２４ビツトはゼロにされる。この命令を実行
するため、ＩＲからのＰ−ＢＵＳ上の命令語が（もちろ
ん、ＩＤＩとＩＤ２がロードされた後）、ＢＩＭによっ
てＤ−ＢＵＳへ連絡され、したがって、シフタＳを通し
て（シフトなしで’）ＡＬＵ−ｂへ連絡される。

ＡＬＵは“ＡＬＵ−ｂを通過させよ”、すなわちＡＬＵ
−ｂにゼロを加算せよ”命令を実行し、定数をＡｃｅの
中にそのままにしてお（。

データシフトすなわちデータ移動命令ＤＳＨＴは、ＲＡ
Ｍ１Ｓ内の定義されたロケーションの内容を定義された
ものに１加えたロケーションに移動させる。この命令は
、ＡＬＵまたはＤ−バスを使わずにＲＡＭ１５に対し内
部で実行される。しかしながら、この命令はページ境界
を横断できない。

“Ｔをロードせよ”命令ＬＴは、乗算を準備するために
使用される。ＬＴ命令は、ＴレジスタにＲＡＭ＋５から
ＩＡＡＡ　　ＡＡＡＡによって定義された値をロードす
る。

“データ移動とともにＴをロードせよ”命令ＬＴＤは、
ＲＡＭにおけるＤＳＨＴ命令に似た演算を用いる。すな
わち、Ｔレジスタにｒ　ＡＡＡＡＡＡＡによって定義さ
れたＲＡＭ１５の内容がロードされ、次に、この同じ値
がロケーションＩＡＡＡ　　ＡＡ、ＡＡ＋１ヘシフトさ
れ、さらにＡ、　ｃ　ｃの内容がＡＬＵ内でＰレジスタ
の内容に加算され、その結果がＡｃｃに記憶される。Ｌ
ＴＡ命令は、データ移動のないことを除きＬＴＤ命令と
同じである。すなわちＴレジスタはＲＡＭ１５からロー
ドされ、ＰレジスタはＡｃｃに加算され、その結果がＡ
ｃｅに記憶される。

乗算命令ＭＰＹは、乗算器Ｍ内で（ＡＬＵは使わない）
、Ｔレジスタの１６ビツト内容にＤ−バスからの入力Ｍ
ｉ上のＲＡＭ１５からの値を掛け、その３２ビツトの結
果をＰレジスタに入れる。

“定義を掛けよ”命令ＭＰＹＫは、Ｔレジスタの１６ビ
ツト内容にＩＲ内の命令コードからの１３ビツト定数Ｃ
を掛け、その３２ビツトの結果をＰレジスタに入れるＭ
　Ｐ　Ｙ　Ｋ命令の場合、定義はＩＲからＰ−Ｂｕｓ、
ＢＩＭ、およびＤ−ＢＵＳを通してＭｉに連絡される。

“データ・ページをロードせよ”命令ＬＤＰＫおよびＬ
　Ｄ　Ｐは、データ・ページ・レジスタＤＰに、命令コ
ード自体からまたはＲＡＭ１Ｓ内の定義されたロケーシ
ョンから８個までのビットをロードする。図示実施例の
場合には、ＤＰレジスタは１ビツトのみであるが、より
大きなＲＡＭ１５をもつ別の実施例の場合には、ＤＰレ
ジスタには８個までのヒツトが入る。ページ・アドレス
は、新しい“ページをロードせよ″命令が生じない限り
ＤＰ内で同じままである。

“状態をロードせよ”命令ＬＳＴおよび“状態を記憶せ
よ”命令ＳＳＴは、呼出しまたは割込みにおいて、状態
回路ＳＤの内容を保存するため、すなわち状態回路ＳＤ
を再記憶するために使用される。これらの命令は、この
機能を実行するための配線回路の代りに使用される。

使用禁止命令ＤＩＮＴおよび使用許可命令Ｅ’ｌＮＴは
、割込み能力をマスクするため、またはアンマスクする
ために使用される。すなわち、これらの命令は、マイク
ロコンピュータ１０がＩＮＴ−ピンに応答するかしない
かを決定するラッチをリセットまたはセットする。

絶対値命令ＡＢＳは、アキュムレータが絶対値のみを入
れるように機能する。すなわち、もしアキュムレータが
ゼロより小さければ、Ａｃｃの絶対値がＡｃｃにロード
される、しかし、Ａ、　ｃ　ｃがゼロより大きければ、
変化はない。同様に、ゼロ・アキュムレータ命令ＺＡＣ
は、Ａｃｃをゼロにする。

オーバフロー・モード命令ＲＡＭＶは、状態デコーダＳ
Ｄ内のオーバフロー・モード・ラッチＯＶＭを１にセッ
トし、オーバフロー・モード命令ＳＡＭＶは０にリセッ
トする。ＯＶＭがセ・ソトされると、ＡＬＵの出力は、
オーバフロー時にＡｃｃにロードされる前に、その最大
または最小値にセットされる。これは、アナログ回路に
おける増幅器飽和の効果を模擬しており、信号処理上役
に立つ。

３つのＰレジスタ命令ＰＡＣ，ＨＰＡＣ，および５ＰＡ
Ｃは、ＭＰＹまたは〜ＩＰＹＫの後、データを処理する
場合に使用される。ＰＡＣ命令は、データを修正するい
かなる操作も実行させないでＡＬＵに３２ビツト・デー
タを通過させることによって、アキュムレータにＰレジ
スタの内容をロードする。実際にはＡＬＵ−ａ入力はゼ
ロにされ、加算が実行される。ＨＰＡＣ命令はＰレジス
タの内容をＡｃｅの内容に加算し、その結果をＡｃｃに
入れる。同様に、５ＰＡＣ命令は、ＡｃｃからＰレジス
タの内容を減算し、その結果をＡｃｅに入れる。

サブルーチン命令には、ＣＡＬＬ、ＣＡＬＬＡ、。

およびＲＥＴがある。ＣＡＬＬ命令は、２語命令であっ
て、最初の語は命令コードで、２番目の語はサブルーチ
ン内の最初の命令の絶対アドレスである。ＣＡＬＬ命令
がＩＤ２内でデユードされると、ＰＣはアドレスである
次の命令語を取り出すため増分され、次にＰＣの増分し
た内容がスタックＳＴへ入れられる。サブルーチンは、
戻し命令ＲＥＴで終了し、ＲＥＴ命令はＴＯ８のアドレ
スをポツプさせ、ＰＣ内にロードする。状態を保存する
ため、ＣＡＬＬ命令の前にＳＴＴ命令を使用しなければ
ならないし、ＲＥＴ命令の後にＬＳＴ命令を挿入しなけ
ればならない。

ＣＡ　Ｌ　Ｌ　Ａ　命令は、バーバード構成のマシンに
対する独自なものである。すなわち、この命令は、ｐｃ
＋　ｉによってアドレスされた次のロケーションを使用
するのでな（Ａ、　ｃ　ｃの内容をサブルーチンのアド
レスとして使用する。Ａｃｅの下位ビットは、Ａｃｅ−
ＬおよびＢＩＭを通してＰ−バスへ、そこからＰＣｐＡ
を通してプログラム・カウンタＰＣへ転送される。ＣＡ
ＬＬＡ命令において増分されたＰＣは、ＣＡＬＬ命令と
まったく同様にＳＴに入れることによって保存される。

デープル索引命令ＴＢＬＲおよびＴＢＬＷも、アドレス
源としてＡｃｅを用いている。これらの命令は実行する
のに３つの状態が必要である。

ＩＡＡＡ　　ＡＡＡＡによって定義されたＲＡＭ１５の
ロケーションはＤ−バスおよびＢＩＭを通してＰ−バス
へ、続いてＰＣｐを通してＰＣへ転送される。そこから
、このアドレスはＲＯＭ１４へ、またはＲＡｐｃを通し
て外部ＲＡババス加えられる。

分岐命令はすべて２語が必要であって、最初の語は命令
コードであり、ＰＣ＋　１における２番目の語はアドレ
スである。分岐コードの下位ビット８〜１５は使用され
ない。非条件付き分岐命令Ｂは、ＰＣ＋　１における語
を次のアドレスとじてＰＣにロードする。１３ＡＲＮＺ
命令は、ループ・カウンタ、すなわちＡＲＤによって定
義された補助レジスタの１つがゼロでないかどうかに基
づく条件付きである。ＢＶ命令は、もし状態デコーダＳ
Ｄ内のオーバフロー・ビットＯＶが１であれば分岐させ
る。ＢＩＯＺ命令は、ｉｌｏ　　ＳＴ−からの１０ビツ
トが状態デコーダＳＤ内の１に対応する、“使用中−低
い”であれば、分岐させる。

６つの命令ＢＬＺＸＢＬＥＺＳＢＧＺ、ＢＧＥＺ。

ＢＮＺ、およびＢＺ、すべて、Ａ、　ｃ　ｃ内の条件を
反映しているＳＤ内の定義された条件によって決まる。

工　　　の　　　工　　　め　　　ω　　　：Ｉ：　　
　　の　　　エロ　　ロ　　ｃｏｃｏ　　　鎮　　−−
−一 点１ く く く く く 〇− 〉−＜ 鎮ａ：１０ 悶　　１）　Ｎ　　−− 、ＪＪＯＯＺＮ ω　　ａ３　　　国　　薗　　ω　　鴎　　−システム
ψタイミング 第３Ａ−Ｃ図の（ａｌ〜（ｐｐ）に第１図のシステム及
び第２図のＣＰＵチップのタイミングを、電圧対時間の
波形またはエベント対時間のチャートで示す。チップ１
０は２つの外部ピンＸＩ及びＸ２を有するクロック発生
器１７を具備しており、該ビンには水晶発振器（または
外部発振器）が接続されている。この水晶発振器の基本
周波数は２０ＭＨｚまでであり、これを（ａ）にクロッ
クφとして示す。このクロックφは最小５０ｎｓの周期
を有しており、（ｂ）〜ｔｅｌに示す４つの四分の一サ
イクル・クロックＱｌ、Ｑ２、Ｑ３及びＱ４を発生する
のに用いられ、マイクロコンピュータ・チップＩＯに対
する基本内部タイミングを提供する。

−組の四分の一サイクル・クロックＱｌないしＱ４は最
小２００　ｎ　ｓの１つのマシンステートタイムを形成
する。このステートを第３図に５Ｏ１Ｓｌ、Ｓ２として
示す。クロック発生器１７は、制御バス１３のうちの一
つの上に出力ＣＬＫＯＩＪＴ（（ｆｌ　）を発生する。

ＣＬＫＯＵＴはＱｌと同じ周期を有するが、これは５０
％デユーティサイクルであり、Ｑｌの中点で始まる。こ
の出力を、第１図のシステムの外部素子のタイミングま
たは同期用に用いる。

内部では、マイクロコンピュータｌＯは、大部分の型の
命令に対して、１ステートタイム当り１命令を実行する
。従って、１秒間当り５００万の命令が２０ＭＨｚクロ
ック速度で実行される。いうまでもなく、入出力、分岐
すなわちブランチ、コールまたはテーブルルックアップ
のような若干の命令は２つまたは３つのステートタイム
を必要とする。加算、ロード、記憶、等のような一連の
単一ステート命令を考えると、ｆｇ）に示すように各Ｑ
３最中に新たなアドレスがＰＣにロードされ、次いでＱ
４及びＱ１最中にＲＯＭ１４がアドレス指定され、従っ
て、（ｈ）に示すように、一つの命令語出力がＩＲから
次のＱ２における妥当なＰＢＵＳ上に発生させられ、Ｑ
３まで継続する。従って、ＲＯＭ１４のアクセス時間は
約１００ｎｓである。メモリ１）からの外部命令取出し
を用いても、同じアクセス時間が適用される。

ｆｉｌに示すように、命令デコーダＩＤＩ及びＩＤ２は
Ｑ３最中にＰ−ＢＵＳから命令語を受取り、そして、若
干の高速制御出力がＱ４において可用であるが、大部分
のコーダ出力＃ＣはＱｌ最中は妥当（ｖａｌｉｄ）であ
る。ＲＡＭの直接アドレス指定に対しては、Ｐ−Ｂｕｓ
のビット９ないしビット１５Ｊ二のアドレスは、Ｐ−Ｂ
ＵＳが妥当となると直ちにＲＡＭコーダ１５ｂ内にゲー
トされる。しかし、直接または間接のいずれにおいても
、ＲＡＭアドレスは（ｊｌに示すようにＱ３の開始によ
り妥当である。ＲＡＭ読取りに対しては、ライン１５ｊ
を介するＤ−ＢＵＳへのデータ出力はＱ４上で妥当であ
り、そして、このデータはシフタＳを通過しくｆｋｌ）
　、Ｑ　ｌ最中にＡＬＵ入力として受入れられる（　（
ｉｌ　）。ＡＬＵ制御出力＃ＣはＱ２において妥当であ
り、ＡＬＵ出力ＡＬＵ−ｏはＱ３中に受入れられる。ア
キュムレータＡｃｃはＱ４においてＡＬＵからロードさ
れ（＋ｍｌ）、次いで次のＱｌにおいて飽和させられる
。

以上から解るように、例えば、第３Ａ図の（ａ、）〜（
ホ）におけるＳＯステートのＱ３でフェッチ（取出し）
が始まったＡＤＤ命令は完了する。即ち、その結果はス
テートＳ２のＱ４においてＡｃｃにロードされ、次いで
、ステーｔ−８３のＱｌにおいて受入可能な飽和したＡ
ｃｅをＱ２においてＤバスにロードすることができる。

命令実行についてはかなりのオーバラップがある。新た
な命令のフェッチすなわち取出しが１ステート命令に対
する各ステートタイムのＱ３中に開始し、従って、１つ
が終了する前に更に２つの命令の実行が開始していると
いうことが可能となる。

書込みＲＡＭ機能は第３Ａ図の（ａｌ〜Ｃｍ１図には示
してない。ＲＡＭ　ｌ　５は常にＱ２中に書込みされる
。しかし、ＲＡＭをアドレス指定することは常にＱ３中
においてである。従って、「低次のアキュムレータを記
憶ＪＳＡＣＬのような命令を第３Ａ図の（ｎ１〜（０）
に示しである。ＲＡＭアートレスは命令レジスタからＰ
−ＢＵＳを介して３１のＱ３上で受取られ（ＳＡＬＣ命
令の取出しはＳＯのＱ３において開始したものと仮定す
る）、そして書込みはステートＳ２のＱ２までは生じな
い。読出しスロット、即ちＳｌのＱ４中に、ＲＡＭのア
ドレス指定された行いに対してリフレッシュが生じ、次
いでこの同じアドレスは書込みのためにステートＳ２の
Ｑ２まで留まっている。Ｄ−ＢＵＳはこの同じＱ２中に
Ａｃｃからロードされる。（ｒｌ）を参照されたい。

アキュムレータが、オーバフローモードにおいて、即ち
１にセットされたＯＶＭにおいて飽和機能を行なわなけ
ればないない場合には、これは（ｎのアキュムレータ・
ロード機能後に行なわれる。

即ちｆａ）〜（ｍ）のＡＤＤ命令に対して、Ａｃｃは次
のステートＳ３におけるＱｌ中に飽和され、従って、上
記アキュムレータが後続の命令によってアクセスされる
と、該アキュムレータはＱ２上でＤ−ＢＵＳをロードす
るのに受入れ可能となる。

命令がＲＡＭ１５内のデータ移動機能を用いるときは、
この移動動作は（０）に示すようにＱｌに生ずる。また
、増分すなわちインクリメント・ループ・カウンタ機能
が補助レジスタＡＲＯまたはＡＲＩに対して行なわれる
と、このインクリメント（または減分すなわちデクリメ
ント）はＱｌにおいて実行される。Ｔレジスタ、補助レ
ジスタＡＲＯまたはＡＲＩ、ＡＲＰラッチ、ＤＰレジス
タ及びスタックＳＴレジスタは、これらの機能がカレン
ト命令に含まれていると、各々が、任意のステートタイ
ムのＱ２中にロードされる。

バス交換モジュールＢＩＭは、この機能が命令によって
確定されると、Ｑ２において開始するＤ−ＢＵＳからＰ
−ＢＵＳへの転送を常に実行する。

ＢＩＭによるＰ−ＢＵＳからＤ−Ｂｕｓへの転送はＱ４
中に開始される。Ｄ−ＢＵＳは各サイクルのＱ３上でプ
リチャージされ、従って、データがいずれかのステート
のＱ３を通じてＤ−ＢＵＳ上で桁上がりするということ
がなく、またデータがＱ３中にＤ−ＢＵＳへまたはこれ
からロードされることもない。

プログラムカウンタＰＣは各ステートタイムのＱ３中に
ＰＣｉｎｃ路によってインクリメントされる。即ち、（
ｇ＋のロードＰＣ機能は丁度発生させられたインクリメ
ント値である。

次に、第３Ｂ図において、ブランチ命令の実行を（１）
）〜ｆｒｌに示す。ステートＳＯのＱ３中にデコーダＳ
ＤＩ及びＳＤ２内にロードされる命令がブランチである
と、先行の命令からのステータスデコーダＳＤビットは
ＳｌのＱｌ中は妥当であり、従ってブランチするかまた
はブランチしないかの判断がこの時点でなされる。その
間、いうまでもなく、他の命令取出しが始まっており、
従って、ブランチ条件が適合すると、３１のＱ２中にＰ
−Ｂ　Ｕ　Ｓへ送られた命令は次のアドレスとして使用
されるが実行されない。即ち、ＩＤＩ及びＩＤ２にロー
ドされない。しかし、上記条件が適合しないと、この命
令は放棄される。即ち、プリチャージまでＰ−ＢＵＳに
留まっている。上記条件が適合しているとすると、ブラ
ンチアドレスはＳｌのＱ３中にｒＲからＰ−ＢＵＳを介
してｐｃヘロードされ、そして、新たな命令が＄２のＱ
２においてＩＲ及びＰ−ＢＵＳへ送られ（（Ｑｌ）、次
いで、ｎ＞のＳ２のＱ３で始ってデコードされ及び実行
される。

ＣＡＬＬ命令は、（ｐｌ〜（ｒ）に示すように、ブラン
チと同じタイムシーケンスで実行される。ただし、ＳＤ
評価は必要でない。そして、元のＰＣ＋　ｌはＳｌのＱ
３中にスタックＳＴヘプッシュされる。

リターン命令ＲＥＴは、（３１〜（ｕ）に示すように、
２サイクル命令である。ステートＳＯのＱ３中にデコー
ダＩＤＩ及びＩＤ２にロードされた命令がＲＥＴである
と、ＳｌのＱ３においてＰＣの「ＰＣインクリメント及
びロード」とともに開始した命令取出しは放棄され、そ
してポツプスタック機能がＳｌのＱ３において実行され
、従って、次の命令取出しはリターンアドレスに対する
ものである。ＳｌのＱ４中に取出された命令は、次いで
、Ｓ２のＱ３で始まってデコードされ及び実行される。

入力（または出力）命令は、（ｒ）〜（Ｚ）に示すよう
に、２サイクルにおいて実行される。ＳＯのＱ３におい
てデコーダＩＤ２にロードされる操作符号が、（Ｘ）に
示すように、ＩＮであるものとする。

ＳＯのＱ３で始まって取出された命令は使用されない。

実行はＩＮのデコードによって禁止され、従って、上記
命令はＩＲからＰ−ＢＵＳヘロードされることがない。

ＳｌのＱ３におけるＰＣの内容は、次の命令取出しのた
めに、Ｓ２のＱ３までセーブされる。即ち、ＰＣはイン
クリメント路によって再循環させられてＰＣへ戻るが、
インクリメントは行なわれない。ＩＮのデコードから発
生させられる制御出力＃Ｃは２つのステートに対して受
入れ可能である。（ｇ）に示すように、ＲＡＭアドレス
はＳｌのＱ３上でＰ−ＢＵＳからロードされ、そしてデ
ータ入力はＳｌのＱ４上でＤ−Ｂｕｓに到達し、Ｓ２の
Ｑ２中にＲＡＭ１５に書込まれる。ＤＥＮ−制御は、Ｉ
Ｎ機能のためにＳｌのＱ４からＳ２のＱ２を通じて能動
である。ＯＵＴ命令はＩＮと同じように実行される。た
だし、ＲＡＭ１５／Ｊ’ＳＩのＱ４中に読出され、そし
てｗｈ制御がＤＥＮ−に代って能動である。

テーブルルックアップ命令が（ａａ）ないしくｄｄ）に
示すように実行される。ＴＢＬＲ操作符号は、ＳＯのＱ
３で始まってデコードされ、そしてＡｃｅをＳｌのＱ２
においてＤ−ＢＵＳを介してＢＩＭへコピーせしめ、次
いでＰＣはＳｌのＱ３においてＢＩＭからＰ−ＢＵＳを
介してこのＡｃｃ値をロードされ、従って、Ａｃｅの内
容は次の命令取出しアドレスとして使用される。その間
に、ＳＯのＱ３で始まって取出された命令の実行は、Ｒ
ＯＭ読出し制御＃ＮＲＩ　Ｒを妨げることにより、Ｓｌ
のＱ２においてＩＲをＰ−ＢＵＳ　（ＲＯＭ１４出力）
にコピーすることを禁止される。

ＳＯのＱ３からのＰＣのインクリメントされた内容はＳ
ｌのＱ３中にＳＴヘプッシュされ、次いでＳ２のＱ３に
おいて後続の命令アドレスとしてポツプされる。Ｑ４／
ＳｌないしＱｌ、／８２中にＡｃｃからのアドレスを用
いてＲＯＭ１４（またはメモリ１））から取出されたデ
ータはＳ２のＱ２中にＰ−ＢＵＳ上ヘロードされ、該バ
スにおいて該データはＳ２のＱ４まで留まっており、こ
の時にＢＩＭは該データをＰバスから受取り、次いでこ
れを次のステートであるＳ３のＱ２上でＤバスへ転送す
る。ＲＡＭ１５に対する宛先アドレスがＳｌのＱ３によ
ってＰバスからデコーダ１５ｂにロードされ、２ステー
トにわたって留まっている。従って、Ｓ３のＱ２におい
て生ずるＲＡＭ書込みは、元のＴＢＬＲ操作符号におい
て確定されるＲＡＭアドレスを用いる。

マイクロコンピュータ装置を製作する際にある固有の諸
問題の一つは、諸部品を検査して全部の素子が機能的で
あるか否かを決定するという問題である。多くのマイク
ロコンピュータにおいては、内部ＲＯＭから読出される
命令語は外部バスに対して受入れ可能でな（、従って、
ＲＯＭを、全ての可能な機能を実行するということ以外
の方法では検査することができず、これは長たらしくな
る可能性がある。第２図の装置によれば、第３Ｂ図の（
ｅｅ）ないしく　ｈｈ）図に示すようにバス交換モジュ
ールを用いてＲＯＭ１４を一度に１語ずつ読出すことが
できる。Ｉｌｏ　　ＳＴ−ビンをＶｄｄ以上、例えばＩ
ＯＶに保持し、且つＲ８を低レベルに保持することによ
ってテストモード（表Ａの命令セットにはない）を入れ
、デコーダＩＤＩ及びＩＤ２に対して入力を発生させて
ＲＯＭ出力機能を生じさせ、諸機能においては、（ｅｅ
）に示すようにＲＯＭ１４は各サイクルごとにアクセス
され、ＰＣはインクリメントされる。Ｐ−ＢｕｓはＲＯ
Ｍ出力を受取る（　ｆｆ）。しかし、操作符号はボコー
ダＩＤＩ、ＩＤ２にロードされない。これに代って、（
ｈｈ）に示すように、ＢＩＭが、各サイクルのＱ４上で
Ｐバスから操作符号を受取り、そして次のＱ２上でＤバ
スへ転送する。

バス六　モジュール 第４Ａ図に詳細に示すバス交換モジュール旧Ｍは１６個
の同構成のステージから成っており、図にはそのうちの
１だけを示しである。データがＢＩＭ内に保持されるの
はステートタイムの約１／２よりも長いことはないので
、各ステージはフィードバックループなしの２つの被ク
ロック・インダータＩａ有す。入力ノードＩｂは、Ｑ４
上で妥当な制御ビット＃ＢＩＦＰによって駆動される１
６個のトランジスタＩｃのうちの−っを介してＩＢＵｓ
のそれぞれのビットに接続される。

１）−Ｂ　Ｕ　Ｓは、Ｑ２上で妥当なデコーダＩＤＩか
らの制御ビット＃ＢＩＦＤ（Ｄからのバス交換）によっ
て駆動されるトランジスタＩｄを介して入力ノード１ｂ
に接続される。

出力ノード１ｅは、トランジスタＩｆ及び１ｇ１並ひに
、Ｑ２及びＱ３最中に妥当な制御ビット＃Ｂ　ｒ　Ｔ　
Ｉ）によって駆動されるトランジスタＩｌｔを含むプッ
シュプル・ステージによってＰ−ＢＵＳに接続される。

同様に、出力ノードＩｅは、ドライバ・トランジスタＩ
ｉ及びＩｊ、並びに、Ｑ２及びＱ　＝１上で妥当な制御
ビット＃ＢＩＴＤによって駆動されるトランジスタｒｋ
を有するプッシュプル・ステージを介してＩ）−ＢＵＳ
に接続される。

トランジスタＩｇ及びＩｊは第１のインバータ１ａの出
力においてノード１ｍによって駆動され、プッシュプル
出力を提供する。データは０２士でＤバスからノードＩ
ｂ、１ｍＸ　ｒｅへ転送され、次いでＱ４でこれらノー
ドからＰバスへ転送される。同様に、データはＱ４上で
Ｐバスからノードｒｂ、１ｍ、Ｉｅへ転送され、次いで
Ｑ４または次のＱ２上でこれらノードからＤバスへ転送
される。

乗−Ｊ二」組−皿 第４Ｂ図に乗算器Ｍ及びそのレジスタＴ及びレジスタＰ
を略示し、対応する詳細な回路図を第４Ｃ図及び第４Ｄ
図に示す。レジスタＴの１６ビツト出力は、８個一組の
ブース（Ｂｏｏｔｈ　）のデコーダＭｂに与えられ、該
デコーダは８組の出力Ｍｅを発生し、各組は５つの機能
を含んでおり、そのうちの２つ、即ち（１）シフトまた
はシフトなし、及び（２）加算、減算またはゼロ、は−
度に能動となる。

８個一組のバンクの１７ビツトスタチツクキヤリ・フィ
ード・フォワード加算器Ｍａ−１ないしＭａ−８は、Ｔ
レジスタがロードされるとＭｃ大入力受取り、従って、
乗算機能の有効部分は、ＭＰＹ命令が実行される前に開
始させられる。加算器Ｍ　ａ　−１ないしＭａ−８はス
タチックであり、即ち、これらを作動させるにはクロッ
クＱ１ないしＱ４を必要としない。各レベルまたはバン
クはデコーダ出力Ｍｅに応答する制御セクションを含ん
でおり、上記制御セクションは加算器にフィードする。

レベルＭａ−２は半加算器を用い、レベルＭ　ａ−３な
いしＭ　ａ　−８は全加算器を用いる。第１のレベルＭ
ａ−■は、先行のステージからの部分積がないので、加
算器を必要としせず、従って該レベルは制御セクション
だけを有す。ＭＰＹ命令がＱ４Ｊ二でデコードされると
、第２のオペランドが１６ビツト人力ＭｉによってＤバ
スから上記スタチック加算器へ加えられる。

８つのレベルの加算器Ｍ　ａ　−１ないしＭａ−８の各
レベルは和を計算し、部分積がラインＭｆを介して次の
高いレベルへ送られる。ただし、各レベルの２つのＬＳ
ＢはラインＭｅを介して動的加算器Ｍｄへ送られる。ス
タチック加算器アレイが確立すると、レベルＭａ−８か
らの１７ビツト出力Ｍｇに加えて７つの低レベル２ビツ
トＬＳＢ出力Ｍｅがキャリ・リップル加算器Ｍｄ（３１
ステージ）へ与えられて最終的キャリ評価が行なわれ、
３１ビツト積を２つの補数表記法で発生させる。

この３１ビツトは、積レジスタＰ内で３２ビツト積を得
るために符号拡張される。

ブースの２ビツト・アルゴリズムにより、加算器ステー
ジの個数は、さもなければ必要である個数の約半分に減
少する。昔からある筆算法で乗算を行なう場合には、１
つのオペランドの右のまたはＬＳの数字に他のオペラン
ドを乗じて部分積を作り、次いで、次の数字に乗じて他
の部分積を作り、該他の部分積を上記第１の部分積に対
して１桁シフトさせる。ブースのアルゴリズムは２漬方
式の乗算法を与えたものであり、この乗算法においては
、各たびごとに、１ビツトの代りに２ビツトを処理する
ことができる。従って、レベルＭａ−ｔはＤバスの全ビ
ットのＴレジスタ倍の２つのＬＳＢを乗算し、部分積Ｍ
ｅ及びＭｆを作る。第２のレベルＭａ−２はＴレジスタ
の次の２ビツトをＤバスに対して乗算し、Ｍａ−１から
の部分積Ｍｆを加算し、そして、この演算は各レベルご
とに２ビツトをシフトするので、新たな部分積Ｍｆを発
生する。

第４Ｃ図に、８つのデコーダＭｂのうちの一つをレジス
タＴの２ビツトとともに示す。レジスタＴ段は、Ｑ４に
おいてクロックされる再循環トランジスタＲｃ具備の２
つのインバータＩａから成る。上記Ｔ段は、ＬＴ命令中
にＱ２上で生ずる１０１からの＃ＬＴコマンドによって
トランジスタＴａを介してロードされる。レジスタＴの
２つの出力及び補数はラインＴｏ及びＴｃによって１つ
のブースのデコーダＭｂに加えられる。上記デコ゛−ダ
は４つの論理回路から成っており、各回路は、スタチッ
クロードＢａ１Ｂｂ、ＢｅまたはＢｄ、及び、ゲートに
接続されたラインＴＯ及びＴｃ付きのトランジスタＢｅ
のパターンを有す。

諸期間のうちの２つは、ラインＢｆによってゲート内に
固定されたｌまたは０を有す。出力Ｍｃ　−１及Ｍｃ−
２は、シフトなしコマンド及びシフト・コマンドを表わ
し、そして論理ステージＢｅ及びＢｄから来る。出力Ｍ
ｃ−４及びＭｃ−５は、上記論理回路の第１のもののロ
ードＢａからの真且つ補数出力であり、そしてこれらは
加算コマンド及び減算コマンドを表わす。Ｂｅからの出
力はゼロ・コマンドである。

スタチック加算器の第１のレベルＭａ−１は、Ｄ−ＢＵ
Ｓ入力入力及び入力Ｍｅだけしか含まれておらず、部分
積を有しないという点において、高レベルのものよりも
簡単である。この第１のステージの２つのステージを、
レベルＭａ−２及びレベルＭａ−３の１７のステージの
うちの２つとともに第４Ｃ図に示す。制御セクションＭ
ｍは全てのレベル上で全く同じである。どの素子もクロ
ックされない。

デコーダＭｂ及び制御出力Ｍｃををする制御セクション
Ｍｍはブースの一度に２ビツト形アルゴリズムを決定し
、これは回路を減らし且つ速度を２倍増大する。２つの
ビットが順々に問い合せされるときに、必要となる演算
は加算、減算、演算なし、または唯１ビットのシフトの
みである。Ｔからの入力を一つのオペランドとして考え
、及びＤバスからの入力を他のオペランドとして考える
場合に、 機能は次表の通りである。

（Ｔｉ−１） Ｔｉ＋ｌ　　　Ｔｉ ■ 構−−−熊 演算なし Ｄを加算 りを加算 りをシフ トし加算 りをシフ トし加算 りを減算 りを減算 演算なし 里−分一積 に＋Ｏ Ｋ＋Ｄ Ｋ十Ｄ Ｋ＋２Ｄ −２Ｄ −Ｄ −Ｄ Ｋ十Ｄ ブースの２ビツト・アルゴリズムを用いる乗算の一例を
示せば次の通りである。

Ｄ＝００１．１０１　　　　　（＝１３　　十進数）Ｔ
＝１００１）１　（０）（＝−２５進数）Ｔｉ＋ｌ　　
　Ｔｆ ００００００００００００−７　　Ｔ （Ｔｉ−１） （σ丁：＝；に−Ｏ 制御セクションＭｍにおいて、Ｄバスからの入力Ｍｉは
トランジスタＭｍ−１及び制御出力Ｍｃ−１によって制
御され、シフトはない。隣りのビットに対するＭｉ大入
力トランジスタＭｍ−２及びＭｃ−２シフト・コマンド
によってゲートインされ、上述のように「２Ｄ」の関数
を提供する。ゼロはトランジスタＭｍ−３及びゼロ制御
出力Ｍｃ−３によって提供され、そ−の結果、モードＭ
ｍ−４がＶｃｃに接続される（２の補数におけるゼロ）
。先行のステージからのキャリ・インはラインＭ　ｍ　
−５上にあり、そして上記先行のステージからの部分積
はラインＭｍ−６上にある。加算または減算制御は、Ｍ
ｃ−４及びＭｃ−５の各加算及び減算コマンドによって
制御されるトランジスタＭｍ−７によって提供される。

全加算器は、制御セクションの出力を受取る論理ゲート
Ｍｎ１、並びにゲートＭｎ−２及び排他的ＮＯＲＭｎ３
を含んでおり、ラインＭｎＪ上の和及びラインＭｎ−５
上のキャリを作る。

速度は、同じレゾル上でキャリ・リップルの代りにキャ
リ・フィード・フォワードを用いることによって増大す
る。レベルＭ　ａ　−１は先行のステージからの部分積
または和Ｍｍ−６を有しておらず、またキャリ・インＭ
　ｎ　−５も有しておらず、従って、加算器は必要でな
く、モードＭｎ−８において和（差）を作ってキャリを
作らない制御器だけがあればよい。第２のレベルＭａ−
２は、〜１　ａ　＝　Ｉからキャリ・フィード◆フォワ
ードを受取ることがないので、半加算器である。

ダイナミック加算器すなわち３Ｉステージ・リップリ・
スルー・キャリ加算器の諸加算器ステージのうちの一つ
をレジスタＰの１つのステージとともに第４Ｄ図に示す
。上記加算器ステージは、トランジスタＭｄｌによって
ＱｌまたはＱ３上でゲートされる２つの入力Ｍｅを受取
る。加算器Ｍｄの６つのＬＳＢは、その入力がＱｌ上で
ゲートされる。即ち、スタチックアレイ・レベルＭａ−
１、Ｍａ−２及びＭａ−３が確立されており、そして出
力Ｍｅがこの時点で妥当であるからである。従って、出
力Ｍｆはまだ回当となっていないが、Ｍｄにおける加算
及びリップル・スルーは開始できる。従って、より多く
の有効ビットがトランジスタＭｄｌにおいてＱ３上でゲ
ートされる。

次の低レベル有効ステージからのキャリ入力Ｍｄ２が、
排他的ＮＯＲ回路Ｍｄ３の１つの入力に、及び、次の高
レベルのステージに対してキャリ出力Ｍｄ５を発生する
キャリ出力ゲートＭｄ４に加えられる。論理ゲートＭｄ
６によって入力Ｍｅ及びキャリ・インから伝播期間が発
生し、Ｍｄｌ付きの論理ゲートＭｄ７によってキャリ発
生期間が発生する。同じ出力Ｍｄ８がラインＭｄ９によ
ってＰレジスターステージの入力に接続され、トランジ
スタＰａによるＱ４上のＩＤＩからの＃ＬＰＲ（Ｐレジ
スタにロード）によってゲートされる。ＰレジスタＴ・
ステージは、１対のインバータＩａ及びＱ２上でゲート
される再循環トランジスタＲｃから成る。出力は、イン
バータＰｃとともに、１つの入力としてのＩＤＩからの
＃ＮＲＰＲ（Ｐレジスタの読出しなし）を有するゲート
ＰｂによってＱｌ上でＡＬＵ−ｂ入力に加えられる。ト
ランジスタＰｂはＱ４上でＡＬＵ−５人力をプリチャー
ジする。

乗算器演算のタイミングを第３Ｃ図の（ｊｊ）〜（ｍｍ
）に示す。ＳＯのＱ２上で、レジスタＴがロードされ、
ブースのデコーダからの出力Ｍｃは妥当となる。ＭＰＹ
命令がＳｌのＱ３においてデコーダ内で妥当であるとす
ると、ＤバスからのＭｉ大入力ＳｌのＱ４において妥当
である。ダイナミック加算器Ｍｄの低レベルのビットは
Ｓ２のＱｌ上でＭｄｌを介してＭｅをロードされ、そし
てキャリが３１ビツトの低レベルのものを通じてリップ
ルを開始し、次いでこれは高レベルの出力Ｍｆを通じて
Ｓ２のＱ３において継続し、従ってレジスタＰはＰａを
介してＳ２のＱ４上でロードされ、データは、後続のサ
イクルのＱｌ上でＡＬＵ−１にロードされるまで、該レ
ジスタに留まっている。

以上、本発明をその実施例について説明したが、本発明
はこの実施例に限定されるものではない。

以上の説明から、当業者には上述の実施例についての種
々の変形及び本発明についての他の態様が可能である。

かかる変形または態様は全て、特許請求の範囲に記載の
如き本発明の真の範囲内にある。

【図面の簡単な説明】

第１図は本発明にかかる「マイクロコンピュータ・シス
テムのブロック図、第２図は第１図のシステムに使用す
るＭＯ８／ＬＳＩマイクロコンピュータ装置（ＣＰＵま
たは中央処理装置を含む）のブロック図、第３八図ない
し第３Ｃ図は第２図のマイクロコンピュータの演算にお
ける電圧または事象対時間の関係を示すタイミングチャ
ート、第４Ａ図ないし第４Ｄ図は第２図のマイクロコン
ピュータ装置における特定の回路の路線図である。 ０　　　マイクロコンピュータ、 ！　　　メモリ、 ２　　′−１）０装置、 ３−−制御バス、 ４　〜　リード・オンリ・メモリ（ＲＯＭ）、５　　　
ランダム・アクセス・メモリ、７　　　クロック発生器
。

Claims (9)

【特許請求の範囲】
1. （１）半導体基板と、 前記半導体基板の一部を横切って延び、並列にビットを
   転送可能な複数の導体を含むバスと、前記半導体基板上
   に配置され、各々前記バスに接続されたハードウェア乗
   算器、シフタ及び演算論理ユニットと、 前記半導体基板上に配置され、選択された数だけビット
   をシフトさせる命令を実行するため前記バスに接続され
   た制御回路手段と を含むマイクロコンピュータ装置。
2. （２）半導体基板と、 前記半導体基板の一部を横切って延び、並列にビットを
   転送可能な複数の導体を含むバスと、前記半導体基板上
   に、配置され、各々前記バスに接続されたハードウェア
   乗算器、シフタ及び演算論理ユニットと、 前記バスに接続されたデータメモリと、 前記半導体基板上に配置され、選択された数だけビット
   をシフトさせる命令を実行するため前記バスに接続され
   た制御回路手段と、 前記制御回路手段に接続された命令メモリとを含むマイ
   クロコンピュータ装置。
3. （３）半導体基板と、 前記半導体基板の一部を横切って延び、並列にビットを
   転送可能な複数の導体を含むバスと、前記半導体基板上
   に配置され、各々前記バスに接続されたハードウェア乗
   算器、シフタ及びデータ入力とデータ出力を有する演算
   論理ユニットと、 前記半導体基板上に配置され、選択された数だけビット
   をシフトさせる命令を実行するため前記バスに接続され
   た制御回路手段と、 データ転送及びアドレス出力のための端子と、アドレス
   入力、データ入力及びデータ出力のための手段を有する
   メモリとを含み、 前記バスは、前記演算論理ユニットのデータ入力及びデ
   ータ出力、前記メモリのデータ入力及び出力のための手
   段、並びに前記端子に接続されたマイクロコンピュータ
   装置。
4. （４）制御回路手段が、命令に応答して制御信号を発生
   するための手段を含み、この制御信号は前記演算論理ユ
   ニットの動作と、前記バスと前記メモリ間のデータ転送
   とを定義する特許請求の範囲第３項記載のマイクロコン
   ピュータ装置。
5. （５）シフタが、前記バスから入力でデータを受けるよ
   う接続され、選択された数だけビットがシフトされたデ
   ータを前記演算論理ユニットに転送するため接続された
   特許請求の範囲第１項記載のマイクロコンピュータ装置
   。
6. （６）乗算器が２つの入力を有し、この各入力で２つの
   数を受け、制御信号に応答してこれらの２つの数を乗算
   し、２演算サイクル以内に出力に積を発生する特許請求
   の範囲第１項記載のマイクロコンピュータ装置。
7. （７）半導体基板と、 前記半導体基板の一部を横切って延び、並列にビットを
   転送可能な複数の導体を含むバスと、前記半導体基板上
   に配置され、各々前記バスに接続されたハードウェア乗
   算器、シフタ及び演算論理ユニットと、 メモリと、 前記半導体基板上に配置され、選択された数だけビット
   をシフトさせる命令を実行するため前記バスに接続され
   、各々種々の機能のシーケンスを含む種々の命令を命令
   サイクルで実行するため前記メモリ、前記乗算器及び前
   記演算論理ユニットに接続され、各命令につき３つ以上
   の機能を実行することによって、命令の実行が１命令サ
   イクルの間にオーバラップしてなされる制御回路手段と を含むマイクロコンピュータ装置。
8. （８）メモリが命令メモリを含み、演算論理ユニットが
   アキュームレータを有し、同時に実行される機能がａ）
   前記メモリから前記演算論理ユニットの入力へデータを
   転送し、前記演算論理ユニットが前記アキュームレータ
   に結果を出力する機能、ｂ）前記制御回路手段が次の命
   令のために前記命令メモリから命令語を受ける機能、及
   びｃ）他の後続命令のために前記命令メモリにアドレス
   する機能を含む特許請求の範囲第７項記載のマイクロコ
   ンピュータ装置。
9. （９）演算論理ユニットが、前記バスが並列転送できる
   第二のビット数を越える第一のビット数を並列転送する
   出力を有し、制御回路手段が、種々の機能を実行し、前
   記第二の数を越えないビット数の種々のビット群を前記
   演算論理ユニットから前記バスに供給するための手段を
   含む特許請求の範囲第１項記載のマイクロコンピュータ
   装置。