JPH02186486A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積形の半導体装置及びシステム、特にマイ
クロプロセッサ・システム、マイクロコンピュータ装置
及びマイクロプロセッサ装置に関し、更に詳細には、単
一チップ・マイクロコンピュータ形式の高速度の小形化
された電子的ディジタル信号処理システムの特徴に関す
る。

従来の技術 マイクロプロセッサ装置は、米国特許第３．７５７゜３
０６号に示されているように、ｒＭＯ８／ＬＳＩＪ法に
よって製作される単一の半導体集積回路または「チップ
」内に通例包含されるディジタル・プロセッサのための
中央処理装置すなわちＣＰＵである。この米国特許には
、並列型演算／論理ユニット（以下ＡＬＵともいう）、
データ及びアドレスのためのレジスタ、命令レジスタ及
び制御デコーダを含む単一チップ形８ビットＣＰＵが示
されており、上記諸部材は全てフオン拳ノイマン（Ｖａ
ｎ　Ｎｅｕｍａｎ）構造を用いて相互接続されており、
そして、データ、アドレス及び命令のための双方向並列
バスを使用している。米国特許第４．０７４゜３５１号
には単一チップ「マイクロコンピュータ」型の装置が示
されており、該装置は、プログラム記憶のためのオンチ
ップＲＯＭ及びデータ記憶のためのオンチップＲＡＭと
ともよに４ビット並列ＡＬＵ及びその制御回路を有して
バーバード（）ｌａｒｖａｒｄ）構造に構成されている
。マイクロプロセッサなる語は、通例、プログラム及び
データ記憶のために外部メモリを使用する装置を指し、
−方、マイクロコンピュータなる語は、プログラム及び
データ記憶のためにオンチップＲＯＭ及びＲＡＭを有す
る装置を指す。しかし、これら用語はまた互換的に用い
られており、本発明の若干の特徴については制限的なも
のではない。

米国特許第３．７５７．３９６号及び第４．０７４．３
５１号が最初に出願された１９７１年以来、マイクロプ
ロセッサ及びマイクロコンピュータにおいて、これら装
置の速度及び能力を増大し、且つ、製造費を低減するた
めに多くの改良が行なわれており、より小さい空間、即
ちより小さいチップ大きさ内により多くの回路及び機能
を提供するようになってきている。改良されたＶＬＳ　
Ｉ半導体処理及び写真食刻法により、より狭い線巾及び
より高い解像度が可能となり、回路密度の増大及びより
高い速度が得られているが、回路及びシステムの改良は
また、より小さいチップ大きさをもって増大した性能を
得るという目標に寄与するものである。マイクロコンピ
ュータにおけるこれら改良のうちのいくつかは、 米国特許箱３．９９１．３０５号、第４．１５６．９２
７号、第３．９３４．２３３号、第３．９２１．■２号
、第３．９００．７２２号、第３．９３２．８４６号、
第３．９３９．３３５号、第４．１２５．９０１号、第
４．１５８．４３２号、第３．７５７．３０８号、及び
第３．９８４゜８１６号に開示されている。これら米国
特許に記載されている装置は、バーバード構造であって
４ビツト型であり、計算器及び制御器への適用に特に適
する。

この技術の発展に伴うマイクロプロセッサ及びマイクロ
コンピュータ装置の更に他の例が種々の出版物に記載さ
れている。即ち、１９７２年９月２５日のエレクトロニ
クス（Ｅｌｅｃｔｒｏｎｉｃｓ）誌の第３１頁ないし第
３２頁には、オンチップＲＯＭ及びＲＡＭを有する４ビ
ツト・ＰチャネルＭＯ８形のマイクロコンピュータが示
されており、このマイクロコンピュータは米国特許箱３
．９９１．、３Ｏ５号に類似したものである。米国特許
箱３．７５７．３０６号のマイクロプロセッサに類似す
る最も広く用いられている８ビツト・マイクロプロセッ
サの二つの例が、１９７４年４月１８日のエレクトロニ
クス誌の第８８頁ないし第９５頁に（モトローラ（Ｍｏ
ｔｏｒｏｌａ）　６８００型）、及び第９５頁ないし第
１００頁に（インテル（Ｉｎｔｅｌ）　８０８０型）記
載されている。６８００型の′マイクロコンピュータが
１９７８年２月２日のエレクトロニクス誌の第９５頁な
いし第１０３頁に記載されている。同様に、８０８０型
の単一チック・マイクロコンピュータが１９７６年１１
月２５日のエレクトロニクス誌の第９９頁ないし第１０
５頁に示されている。

他の単一チック・マイクロコンピュータであるモスチッ
ク（Ｍｏｓｔｅｋ）　　３８７２型が１９７８年５月Ｉ
Ｉ日のエレクトロニクス誌の第１０５頁ないし第１１０
頁に示されており、また６８００型の改良型が１９７９
年９月Ｉ７日のエレクトロニクス誌の第１２２頁ないし
第１２５頁に開示されている。

ｒ９９００フアミリ・システムズ・デザイン」（９９０
０Ｆａｍｉｌｙ　５ｙｓｔｅｎ＋ｓ　Ｄｅｓｉｇｎ）な
る書名の書籍に記載されているパーツ番号ＴＭＳ　９９
００のような、ミニコンピユータ命令セットを基礎とす
る１６ビツト・マイクロプロセッサが発展してきている
。

上記書籍は、米国、テキサス州７７００１．ヒユースト
ン市、Ｍ／Ｓ　６４０４　、私書箱１４４３のテキサス
ーインスルトルメンツ社（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍ
ｅｎｔｓｌｎｃｏｒｐｒａｔｅｄ’）から１９７８年に
発刊されたものであり、米国議会図書館のカタログ番号
７８−０５８００５となっている。８０８０型から発展
した１６ビツト・マイクロプロセッサである８０８６型
が１９７８年２月１６日のエレクトロニクス誌の第９９
頁ないし第１０４頁に記載されており、また、６８００
０型（６８００型を基礎としたもの）なる１６ビツト・
マイクロプロセッサが、１９７８年９月１日のエレクト
ｏ　ニー）り・デザイン（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅ
ｓｉｇｎ）誌の第１００頁ないし第１０７頁に、及びＩ
ＥＥＥコンピュータ（ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ）誌
、第１２巻、第２号（１９７９年）の第４３頁ないし第
５２頁に記載されている。

これら従来の８ビツト及び１６ビツトのマイクロプロセ
ッサ及びマイクロコンピュータは、多重アドレス／デー
タバスを有するフォノ・ノイマン（Ｙｏｎ　Ｎｅｕｍａ
ｎｎ）構造の汎用処理処置であり、そのうちの若干は、
ガタグ（Ｇｕｔｔａｇ）　、マクドナフ（ＭｃＤｏｎｏ
ｕｇｈ　）及びローズ（Ｌａ、ｗｓ）による１９８０年
１１月２４日出願の米国特許出願第２０９，９１５号、
またはへイン（Ｈａｙｎ）　、マクドナフ及びベレイ（
口ａｌｌａｙ）による１９８１年４月１３日出願の米国
特許出願第２５３．６２４号（いずれもテキサス・イン
ストルメンツ社に譲渡されている）において、及びｒＥ
ＥＥスペクトラム（ＩＥＥＥ　５ｐｅｅｔｒｕａ＋）誌
、１９７３年３月号の第２８頁ないし第３４頁にマクケ
ビット（Ｍａｋｅｖｉｔｔ）及びベイリス（Ｂａｙｌｉ
ｓｓ）により、または１９７９年１２月の第１１回年次
マイクロプログラミング研究会会報（Ｐｒｏｃｅｅｄｉ
ｎｇｓｌｌ　ｔｈ　Ａｎｎｕａｌ　Ｍｉｃｒｏｐｒｏｇ
ｒａｍｍｉｎｇ　Ｗｏｒｋｓｈｏｐ＞にステインタ（Ｓ
ｔｉｎｔｔｅｒ）及びトレデニック（Ｔｒｅｄｅｎ　）
ｃｋ　）によって記載されているように、マイクロコー
ド式となっている。マイクロコーディングは、最初１９
５１年にウィルケス（Ｗｉｌｋｅｓ）が述べたものであ
り、命令語によって入れられるマイクロ命令シーケンス
を記憶するために制御ＲＯＭを用いる。

プログラマは高いレベルの機械語でプログラムを書く。

従って、アセンブリ言語コード文の数を減らすことがで
き、従って、プログラム作成費が低減する。

本発明の要約 これに対して、本発明の特徴は、以降に説明する実施例
に従って専用高速度マイクロコンピュータ装置に好まし
く採用できるものであり、この実施例は、速度及び性能
上のかなりの利点を得るために、いくつかの主要な点に
おいて上記従来のマイクロプロセッサ装置と異なってい
る。この本発明装置は、一般に、バーバード構造を変形
した非マイクロコード式処理装置である。

本発明の主目的は、改良された特徴を有するマイクロコ
ンピュータ装置及びシステム、特にリアルタイム・ディ
ジタル信号処理等に好適するマイクロコンピュータ装置
及びシステムを提供することにある。本発明の他の目的
は、能力を増強した高速度マイクロコンピュータを提供
することにある。

概略説明すると、本発明の一実施例によれば、本発明の
諸特徴は、プログラム及びデータのための別々のアドレ
ス及びデータ経路とともに別々のオンチップ形プログラ
ムＲＯＭ及びデータＲＡＭを有する単一チップ形マイク
ロコンピュータ装置を用いるリアルタイム・ディジタル
信号処理のためのシステムに含まれている。外部プログ
ラムアドレスバスがあるので、操作符号を外部データバ
スによって復帰させた状態で、延長モードにおいてオフ
チップ・プログラム取出しを行なうことができる。バス
交換モジュールにより、特殊の環境における別々の内部
プログラム及びデータバス相互間の転送ができる。内部
バスは１６ビツトであり、一方、ＡＬＵ及びアキュムレ
ータは３２ビツトである。乗算回路が、ＡＬＵに対する
３２ビツト出力をもって、ＡＬＵと別に単一ステートの
１６Ｘ１６乗算機能を行なう。ＡＬＵに対する一つの入
力が符号拡張をもってＯないし１５ビツト・シフタを通
過する。

本発明の新規な特徴及び特性は特許請求の範囲に記載し
た如きである。しかし、本発明それ自体並びに本発明の
他の特徴及び利点は図面を参照して行なう以下の詳細な
説明から理解できる。

実施例 以下、具体的な実施例について詳細に説明する。

マイクロプロセッサ ここに説明するマイクロコンピュータ装置は、主として
信号処理のために使用されるが、その概念はいろいろな
形態のプロセッサ装置に使用することができ、それらの
プロセッサ装置は多くの様々なシステムに使用すること
ができる。すなわち、１実施例では、マイクロコンピュ
ータは第１図に一般化した形式で示したシステムに使用
されている。そのシステムは、たとえば、音声通信シス
テム、音声分析システム、小型の“個人用“または“家
庭用“コンピュータ、単一ボード汎用マイクロコンピュ
ータ、ワードプロセッサ、デイスプレィとタイプライタ
形キーボードを備えていてローカル処理能力を有するコ
ンピュータ端末装置、あるいはいろいろなタイプの多く
の応用のうちのひとつであってもよい。

このシステムは、後述する単一チッブＭＯ８／ＬＳＩ中
央処理ユニット（以下ＣＰＵともいう）すなわちマイク
ロコンピュータ１０、プログラムまたはデータ記憶装置
ｌｌ、および入出力装置すなわちＩ１０装置１２を有し
ている。

一般に、代表的なシステムのＩ１０装置１２は、アナロ
グ・デジタル変換器および（または）デジタル・アナロ
グ変換器、モデム・キーボード、ＣＲＴデイスプレィ、
ディスク駆動装置等を有している。Ｉ１０装置１２は汎
用プロセッサに対する結合部を備えているものが多い。

すなわち、マイクロコンピュータ１０は、１１０装置１
２を介してインタフェースされ、より大きなシステムに
おける付加プロセッサになる。マイクロコンピュータＩ
Ｏ、プログラムデータ記憶装置１１およびＩ１０装置１
２は、２個のマルチビット並列のアドレス・バスＲＡと
データ・バスＤ１および制御バス１３によって相互に連
絡されている。マイクロコンピュータ１０は適当な供給
電圧と水晶入力端子を有している。たとえば、マイクロ
コンピュータ１０は単相＋５Ｖの供給電圧Ｖｄｄと接地
Ｖｓｓを用いており、マイクロコンピュータ１０の端子
ＸｌとＸ２には一定のシステム調時を制御する水晶が接
続されている。マイクロコンピュータ１０は２０Ｍ１ｌ
ｚの水晶入力をもつ非常に高速な装置であって、ある実
施例の場合、毎秒５００万回の命令実行速度を備えてい
るマイクロコンピュータ１０は、デジタル・フィルタリ
ング、テレコミュニケーション・モデム（変調、復調）
のための信号処理、線形予測コード（ＬＰＧ）、音声信
号のデータ圧縮、高速フーリエ交換、など大規模な逐次
信号処理問題に役立つことを特にねらっており、また、
一般に、検出信号発生、混合、位相トラッキング、角度
測定、フィードバック制御、刻時回復、相関、たたみ込
みあるいは合成（ｅｏｕｖｏｌｕｔｉｏｎ）等を含む集
中的アナログシステム機能のほとんどすべての計算に向
いている汎用マイクロコンピュータである。さらに、マ
イクロコンピュータ１０は、座標変換、定数係数をもつ
線形微分方程式の解、平均等など制御や信号処理のため
の計算要求と同様な計算要求をもつ用途に対して使用で
きる。マイクロコンピュータＩＯは、後で説明するよう
に、普通は、Ｉ１０装置１２を介して９９０００．８６
００あるいは６８０００などの汎用プロセッサにインタ
フェースされ、処理システムを構成する。

好ましい実施例では、オンチップ・プログラムＲＯＭ　
ｌ　４およびデータＲＡＭ１５を有するマイクロコンピ
ュータについて説明するが、本発明のいくつかの概念は
、図示したオンチップ記憶装置の代りにすべてオフチッ
プのプログラム記憶装置および（または）データ記憶装
置である単一チップ・マイクロプロセッサに使用できる
。もつとも、オンチップ記憶装置を使用禁止にする操作
モードが準備されている。マイクロコンピュータ１０は
、現在一般的である多重化双方向バスの代りに、２個の
独立した外部プログラム・アドレス・バスとデータバス
をもつように図示しであるが、ここに開示したいくつか
の特徴は、バスが多重化されていても利用することがで
きる。バスを分離すること、およびプログラム記憶装置
とデータ記憶装置とを分離することの利点は、処理速度
である。

一般に、第１図のシステムは次のように機能する。すな
わち、マイクロコンピュータ１０は、内部でＲＯＭ１４
をアクセスすることによって、あるいは外部にＲＯＭア
ドレス・バスＲＡ（および制御バス１３のＲＣＬＫ　　
）を通じて記憶装置１、１ヘアドレスを送ることによっ
て命令語を取り出す。もし外部であれば、記憶装置１１
のアドレスされたロケーションからデーターバスＤを通
して命令語を受は取る。この命令は、次のマシン・サイ
クル（２０ＭＨｚのクロックすなわち水晶ＸＩ、Ｘ２に
より定義される２００ナノ秒の長さをもつ）において実
行される一方、新しい命令が取り出される。命令の実行
は、オペランドのためオンチップＲＡＭ１．５をアクセ
スすること、または結果をデータＲＡＭ　ｌ　５へ書き
込むこと、およびＡＬＵ内での演算または論理操作が含
まれる。

実施例について詳細に述べると、内部でＲＯＭ１４へ、
または外部でＲＡババス加えられた１２ビツトの命令ア
ドレスは、ＲＯＭ１４や記憶装置ｌｌ内の２′２すなわ
ち４に語のプログラム命令または定数を直接アドレスす
る。記憶装置１１から読み取っているとき、ＤＥＮ−（
データ・バス使用許可バー）指令が制御バス１３上に表
明される。

また、記憶装置１１に書き込むことも可能であり、この
ために、ＷＥ−（書込み許可バー）指令がマイクロコン
ピュータ１０によって制御バス１３の１つに表明される
。ＷＥ−指令が書込み機能を許可するように、記憶装置
ＩＩはそのアドレス空間のいくつかまたはすべてに読取
り／書込み記憶装置を含むことができる。

Ｉ１０装置１２は、ボートとしてアドレスされる。外部
の装置１２に対する、このインタフェースはアドレス・
バスＲＡ、データ・バスＤおよび制御バス１３を使って
なされる。しかし、Ｉ１０装置Ｉ２は、記憶装置ＩＩの
ような論理アドレス空間内にロケーションを占めること
はない。これは、通常の記憶域割当形Ｉ１０装置とは対
照的である。

Ｉｌｏすなわち周辺装置１２を通すデータの入出力は、
周辺装置１２内の８個の１６ビツトボートＰＯ−Ｐ７の
１つを選択するためバスＲＡからの３ビツトフイールド
のＲＡｐを使用する。各ボートはＤＥＮ−またはＷＥ−
指令によって入力または出力のいずれかに定義すること
ができるから、実質上、インが８個、アウトが８個、計
１６個の１６ビツト部がある。選択された１６ビツト・
ボートはＲＡｐとＤＥＮ−（またはＷＥ　−）によって
アドレスされ、そのあと、バスＤを通して読取りまたは
書込みのためアクセスされる。その操作は２つの命令Ｉ
ＮまたはＯＵＴの一方を使用する。

すなわち、制御バス１３上のＷＥ−は書込みすなわちＯ
ＵＴの場合に使用され、またＤＥＮ−は読取り、すなわ
ち、ＩＮの場合に使用される。

制御バス１３上のＲＯＭクロックＲＣＬＫは、ＤＥＮ−
またはＷＥ−のどちらかが使用中であるときを除きどの
マシンサイクルにおいても使用される。すなわち、記憶
装置１１は、各マシンサイクルにおいてオフチップから
の予想される命令語のアクセスのためＲＣＬＫ−よって
起動される。

しかし、もしＤＥＮ−またはＷＥ−を使って周辺装置１
２をアクセスする場合には、ＲＣＬＫ−は生じない。

制御バス１３上のリセット信号Ｒ８−は、プログラム・
カウンタとアドレス・バスＲＡをクリヤしくゼロにリセ
ットする）、データ・バスＤを高インピーダンス状態に
セットし、そして記憶装置制御指令ＤＥＮ−１Ｗ　Ｅ−
およびＲＣＬＫ−を非使用（高）状態にセットする。マ
イクロコンピュータＩＯ内のすべてのアドレス・レジス
タおよび一時データ・レジスタは、ＲＯＭ１４内のリセ
ット・ルーチンによってクリヤされるが、内部のＲＡＭ
はクリヤされない。このようにして、周辺装置１２（主
プロセツサなど）の制御を表明する、すなわち始動また
はパワーオンの手順を開始することができる。

制御バス１３上の割込み信号ＩＴＮ−は、マイクロコン
ピュータ１０に実行を停止させ（現在のＲＯＭアドレス
を保有する）、そして割込みがプログラムによってマス
クされない限り、割込みベクトルアドレスに向かわせる
。

制御ハス１３上のＭＥ／ＳＥ−は、マイクロコンピュー
タ１０に対し記憶装置拡張モードかシステム・エミュレ
ータ・モードかを定義する。このピンが高電圧（＋　Ｖ
　ｃｃに）に保たれているとき、マイクロコンピュータ
はオンチップＲＯＭとオフチップ記憶装置１１からの命
令を実行する。しかし、低電圧（Ｖ　ｓｓ）のときは、
マイクロ・コンピュータ１０はシステム拳エミュレータ
・モードであり、実行はＦＲＯＭ、ＥＰＲＯＭまたはＲ
ＡＭである記憶装置ｉｔからの命令のみでなされるから
、プログラムを容易に変更することができる。

マイクロコンピュータ・チップ マイクロコンピュータＩＯの内部構成を、第２図に詳細
なブロック・ダイヤグラムで示す。この装置は、標準形
４０ピン・デュアル・インライン、パッケージ、すなわ
ち、チップ支持体に取り付けた単一チップ半導体集積回
路である。パッケージの１６本のピン、すなわち、端子
は１６ビツトデータ・バスＤのために使われ、１２本は
アドレス・バスＲＡのために使われ、残りの端子は電力
源Ｖ　ｄｄ、　Ｖ　ｓｓ、水晶ＸＩ、Ｘ２、オヨび制御
ハス１３のために使われる。

プログラム記憶装置１４およびデータ記憶装置１５のほ
かに、７マイクロコンピユータ１０は、第１図のシステ
ムに対する中央処理ユニット、すなわち、ＣＰＵを有し
ている。このＣＰＵは、３２ビツト演算／論理ユニツト
ＡＬＵ、オペランドと結果を保持するための３２ビツト
・アキュムレータＡｃｅＳＡＬＵから独立している乗算
器Ｍ、ＡＬｔＪに対し１つの入力であるシフタＳ、状態
すなわち標識デコーダＳＤ、および現在の命令語を受は
取ってＣＰＵおよびマイクロコンピュータ１０のデータ
記憶装置に対し制御ビットを発生する命令デコーダＩＤ
Ｉを含んでいる。

プログラム記憶装置Ｉ４は、該装置をアクセスするため
に使われた、あるいはバスＲＡを通して記憶装置１１へ
送られた、命令アドレスを保持するプログラム・カウン
タＰＣ１装置１４から命令語を受は取る命令レジスタＩ
Ｒ，プログラム記憶装置アドレスを保有するスタックＳ
Ｔ、および現在の命令語を受は取ってマイクロコンピュ
ータのプログラム記憶部に対し制御ビットを発生する命
令デコーダＩＤ２に関連している。命令デコーダｒＤ１
とＩＤ２は、組合せて１個のより大きな制御ＲＯＭにす
ることもできるし、あるいはより小さな））　Ｌ　Ａま
たはランダム論理に分割できることはもちろんである。

データ記憶装置１５に関連しているのは、データ記憶装
置１５に対する２個の補助アドレス・レジスタＡＲＯ，
ＡＲＥ、データ記憶装置アドレスとして使用されレジス
タＡＲＯとＡＲＩを選択するページ・レジスタＡＲＰ、
データ記憶装置アドレスのいくつかのビットを保持する
データ・ベージ・バッファＤＰである。

ＣＰＵは、２個の内部バス、１６ビツト・プログラム記
憶部Ｐ−ＢＵＳ、および１６ビツトデータ・バスＤ−Ｂ
ＵＳの近くに配置されている。プログラム・アクセスと
データ・アクセスは、同時に起ることが可能であり、ア
ドレス空間は独立している。したがって、マイクロコン
ピュータは、バーバード構成になっているが、バス交換
モジュールＢＩＭは、Ａｃｃからプログラム・カウンタ
ＰＣをローディングすること、たとえば、Ｐ−ＢＵＳ、
ＢＩＭ、およびＤ−ＢＵＳを通して定数をＲＯＭ＋４に
アクセスすることを許す。

信号処理用マイクロコンピュータに対する三大要求は、
高速演算と柔軟性である。演算性能は、独立した主とな
るオンチッププログラムおよびデータ記憶装置Ｉ４．１
５、大きな単一アキュムレータＡｃｅ、および並列乗算
器Ｍを使用することによって実現される。特殊な操作、
データ移動は、データ記憶装置１５内で定義され、これ
はたたみ込みまたは合成（以下単にたたみ込みと称する
）操作における性能を高めるものである。柔軟性は、後
で表へを参照して説明するように命令セットを定義する
こと、記憶拡張を組み入れること、および単一レベルの
割込みによって得られている。

マイクロコンピュータは、たとえば、２にすなわち２１
１語以下のオンチップ・プログラム記憶装置１４で構成
することができるが、その構成は、記憶装置１１に外部
プログラム記憶装置を追加することにより４にすなわち
２１！まで記憶拡張が可能である。加えて、独立したモ
ードはマイクロコンピュータ１０をシステム・エミュレ
ーション装置として構成することを許容し、この“シス
テム・エミュレータ″　・モードの場合には、４にの記
憶空間全部が外部にあって、ＲＯＭ１４は使用されない
。

中央処理ユニットＣＰＵ 演算／論理ユニットすなわちＡＬＵは、３２の並列段か
ら成っており、各独立段はその二つの入力ビットについ
て演算または論理機能を行なって、１ビツト出力とけた
上げ／けた下げ信号を出す。

ＡＬＵを通過するデータに関して行なわれる特定の機能
は、プログラム記憶部Ｐ−ＢＵＳによって命令デコーダ
ＩＤＩに加えられたＩＲ内の現在の１６ビツト命令語に
よって定義される。ＡＬＵは、二つの３２ビツト・デー
タ入力ＡＬＵ−ａ、ＡＩ、Ｕ−ｂと、アキュムレータＡ
ｓｓに対する３２ビツト・データ出力ＡＬＵ−ｏをもっ
ている。

ＡＬＵ−ａ入力は常にアキュムレータＡｃｃからであり
、ＡＬＵ−ｂ入力は常にシフタＳまたは乗算器Ｍ内の３
２ビツト積レジスタＰのどちらかからである。ＡＬＵ−
ｂ入力の送信側は、入力選択回路Ａ、　Ｌ　Ｕ　−ｓに
よって定義され、回路ＡＬＵ−ｓは現在の命令語の内容
すなわちデコーダＩＤＩの出力＃Ｃに基いてこれら２つ
のうちから選択する。

シフタＳは、Ｄ−ＢＵＳから１６ビツトの入力Ｓｉを受
は取ってゼロから１５位置左ヘシフトした３２ビツトの
出力Ｓｏを発生する。左ヘシフトされたデータはゼロに
される、すなわち、データが左ヘシフトされるとすべて
の右側のビット位置はゼロで満される。独特の特徴は、
上位のビットがシフト操作において符号拡張されること
である。

ＡＬＬＪは２の補数で動作する。シフタＳは、ラインＳ
ｐを通してＰ−Ｂｕｓからの４ビツト値でロードされる
シフト制御装置Ｓｃを有しており、演算命令はＤ−ＢＵ
ＳからＡＬＵ−ｂ入力へ向う経路においてシフトされる
ビットの数を直接定義することができる。

この説明においては、最下位ビットすなわちＬＳＢを右
側、最上位ビットすなわちＭＳＢを左側とみなすことに
するから、左シフトはＭＳＢに向ってである。ビット０
はＭＳＢであり、ビット１５はＬＳＢである。データは
、通常、この構成において符号付きの２の補数で取り扱
われる。

乗算器Ｍは、けた上げ正方向送り（フィードホワード）
を使用してダイナミック／スタチック論理で、ブース算
法を実行するように構成された１６×ｔ６乗算器である
。乗算器Ｍに対する入力の１つは、Ｔレジスタである。

Ｔレジスタは、ラインＴｉを通してＤ−Ｂｕｓから受は
取った被乗数を一時記憶するための１６ビツト・レジス
タである。他の１６ビツト入力はラインＭｉを通るＤ−
Ｂｕｓからのものである。すなわち、この乗算器の入力
は、データ記憶装置１５からでもよいし、あるいは命令
語から直接導いた（ロードされ、右そろえされ、そして
符号拡張された）１５ビツトの乗算即時値であってもよ
い。

ＡＬＵは、常にそのＡＬＵ−ａ人力としてアキュムレー
タＡｃｃの内容を受は取って、常にその出力をＡｃｃ内
に記憶させる、すなわち、Ａｃｅは常に最終受信地であ
り、かつ−次オペランドでもある。

ＡＬＵは加減算を行ない、また論理積、論理和および排
他的論理和の論理操作を行なう。論理操作の結果はＡｃ
ｃの下半分（ビット１６−３１）とデータ記憶装置１５
からの１６ビツト値の間にある。

データ記憶装置の値はシフタＳ（ゼロシフトで）を通過
するので、ＭＳＨの論理操作結果に対するオペランド（
ビットθ〜１５）はゼロである。

アキュムレータに入る最終的な３２ビツトの結果は、し
たがって二つの部分になる。ずなわち、ビット０〜１５
はゼロで論理積がなされた（または論理和等がなされた
）Ａｃｅビット０〜１５であり、ビット１．６〜３１の
結果はデータ記憶装置の値で論理積等がなされたＡｃｅ
ビット１６〜３１である。アキュムレータＡｃｃの出力
は、３２ビットＡＬＵ−ａ入力に対するもののほかに、
上位１６ビツト出力Ａｃｃ−Ｈ（ビットθ〜１５）と下
位１６ビツト出力Ａｃｅ−Ｌ（ビット１６〜３１）があ
る。この上位および下位１６ビツトＡｃｅ語をデータ記
憶装置１５に記憶させるために、別個の命令５ＡＣＨ“
アキュムレータ上位を記憶せよ”と命令５ＡＣＬ″アキ
ユムレ一タ下位を記憶せよ”が用意されている。

状態デコーダＳＤは、Ａｃｃを更新する命令が実行され
るときは必らずＡｃｅを更新する。ＳＤの４ビツトは、
０Ｖ１Ｌ、Ｇ、Ｚである。アキュムレータのオーバフロ
ー（またはアンダフロー）は、ＯＶビットで指示され、
ゼロより小さいＡｃｃの内容はＬビットで指示され、ゼ
ロより大きいＡｃｅの内容はＧビットで指示され、ゼロ
に等しいＡｃｃの内容はＺビットで指示される。割込み
があると、Ｏｖビットはオーバフロー・フラッグ・レジ
スタ内に保存されるが、他のビットは次のアキュムレー
タ命令が実行される時点までは利用することができる。

アキュムレータ・オーバフロー・モード・レジスタは、
直接プログラム制御を受けて信号処理計算における飽和
した結果を考慮した単一モード・レジスタＯＶＭ　（Ｓ
Ｄに含まれている）である。

オーバフロー・モード・レジスタＯＶＭがリッセトされ
ると、オーバフローの結果は、ＡＬＵ−。

を通して、修正なしにＡＬＵからアキュムレータＡｃｃ
にロードされる。オーバフロー・モード・レジスタがセ
ットされると、オーバフローの結果は、Ａ　Ｌ　Ｕの最
大または最小表示可能値にセットされ、アキュムレータ
Ａｃｅにロードされる。最大値か最小値かは、オーバフ
ロー・ビットの符号で決められる。これにより、信号処
理の応用においてＡｃｅの飽和した結果が容認され、ア
ナログ信号の飽和処理をモデル化することができる。

ＳＤ内の独立した状態ビットは、現在使用されている補
助レジスタＡＲＯまたはＡＲＩの状態を監視して、現在
使用されている補助レジスタ（すなわち、ループ・カウ
ンタ部分）の９個のＬＳＢがすべてゼロである状態を検
出する。このビットは、補助レジスタがゼロでない場合
の条件付き分岐命令ＢＡＲＮＺ、すなわち“補助レジス
タがゼロでない場合分岐せよ１のために使用される。

入出力状態ビットＩ１０　　ＳＴ−は、制御バスの一部
である外部ピンであって、周辺装置１２の状態を質問す
るため“Ｉｌｏがゼロの場合分岐せよ″命令ＢＩＯＺを
与える。そのＢＩＯＺ命令によってサンプルされたとき
、Ｉｌｏ　　ＳＴ−ビン上がゼロ−レベルであれば分岐
させる。

バス交換モジュールＢＩＭは、Ｄ−ＢＵＳ上の１６ビツ
ト値の下位１２ビツトと、ｐ−ＢＵＳ上の下位１２ビツ
トとを交換する。この操作は、命令としてプログラマ−
が利用することはできない。

しかし、テーブル探索命令ＴＢＬＲＡまたはテーブル書
込み命令ＴＢＬＷなどの命令において、あるいはＡｃｅ
内の完成したアドレスをサブルーチン拡げるため使用す
ることができるアキュムレータ呼出し命令ＣＡＬＬＡに
おいて、固有の操作として代りが必要である。Ｐ−ＢＵ
Ｓ上のＴＲからの１６ビツト値は、ＲＡＭ内に記憶させ
るため、たとえばテーブル読取りのため、ＢｉＭを通し
てＤ−ＢＵＳにロードすることができる。

プログラム記憶装置のアドレス指定 プログラム記憶装置１４は、命令レジスタＩＲに対し１
６ビツト出力を発生するため１６に区分されたＲＯＭで
ある。このＲＯＭは入力ライン＋４ｂ上の１１ビツトま
たは１２ビツト・アドレスに基いて１つの１６ビツト命
令語を選択するデコーダを使用している。実施例では、
ＲＯＭ１４は、２に以下の語を有するから、１１ビツト
φアドレスを使用することができる。しかし、オンチッ
プ・プログラム記憶装置は、１２ビツト・アドレスをも
つ４に語まで拡張することができる。

ＲＯＭ　ｌ　４の回路は、後で説明するように高速記憶
に特に適している。アドレス人力１４ｂは、実行中の命
令の次の命令のアドレスが入っている１２ビツトレジス
タであるプログラム・カウンタＰＣからアドレスを受は
取る。すなわち、ある命令に対し命令デコーダＩＤＩと
ＩＤ２の出力側における制御ビット”Ｃが正当である時
点において、ＰＣには次の命令のアドレスが入っている
。

ＲＯＭ１４からＴＲ内に次の命令を読み取るためプログ
ラム・カウンタ部分内のアドレスがデコーダ１４ａに入
った後、ＰＣは別の命令を取り出す準備としてＰ　Ｃｆ
ｎｃを通して増分される。すなわち、ＰＣはＩＤ２から
の制御ビット＃Ｃの制御を受けて自己増分する。プログ
ラム・カウンタＰＣからの出力ＰＣｏは、ラインＲＡ　
ｐｃ、セレクタＲＡｓ　　（および図示していない出力
バッファ）、および出力ラインＲＡｏを通して外部ＲＡ
ババス、そしてマイクロコンピュータの１２本の出力ピ
ンへ加わる。ＲＡババスＲＡ　０−ＲＡ、　！、　１）
は、セレクタＲＡｓがあるモードにあるときは、ＲＡ　
ｐｃを通してＰＣの出力を含んでおり、またＩ１０命令
ＩＮおよびＯＵＴを実行しているときは、３ビツトのボ
ートアドレス入ノアＲＡｉを含んでいる。

ＰＣ内のアドレスが、ＲＯＭ１Ｊ内の最上位アドレスよ
り上であれば必らず記憶装置１１に対しオフチップ・プ
ログラム−アドレス指定がなされる。

しかしながら、マイクロ拳コンピュータは主としてオン
チップＲＯＭ１４で動作するように設計さ°れているか
ら、マイクロコンピュータの多くの用途に対しプログラ
ム命令のためオフチップ取出しは必要ないであろう。プ
ログラム・カウンタＰＣは、分岐または呼出し命令に対
し、Ｐ−ＢｕｓからセレクタＰＣｓおよび入力ＰＣｉを
通してロードすることができ、あるいは、“アキュムレ
ータ呼出し“命令ＣＡＬＬＡまたはテーブル読取りおよ
びテーブル書込みに対しＡｃｅ　−Ｌ　、、Ｄ−Ｂｕｓ
、ＢＩＭ、Ｐ−ＢＵＳ、ｐｃｐおよびＰＣｉを通してア
キュムレータＡｃｃからロードすることができる。

レジスタ・スタックＳＴは、サブルーチンおよび割込み
呼出しにおいてＰＣの内容を保有するために使用される
。図示実施例の場合、スタックＳＴは、先入れ後出し、
後入れ先出方式レジスタとして作られた４個の１２ビツ
ト・レジスタを有しているが、それよりも多くまたは少
ない数のレジスタを使用することも可能である。プログ
ラム・カウンタＰＣの現在の内容は、ラインＰＣＩＴを
通してスタックの一番上のレジスタＴＯ８に“ブツシュ
する″ことによって保存される。連続するＣＡＬＬ命令
は、先の内容がシフトされると、ＰＣの現在の内容をＴ
Ｏ３にブツシュし続けるから、４個までの入れ子サブル
ーチンを収容することができる。サブルーチンは、スタ
ックを“ポツプする″戻り命令ＲＥＴを実行することに
よって終了し、ラインｐｃｉ　、セレクタＰＣｓおよび
人力ＰＣｉを通してＴＯ８の内容をプログラム・カウン
タＰＣへ戻し、プログラムが最後の呼出しまたは割込み
の前に達した個所から続行することができるようにする
。ＴＯ８がポツプされると、スタックＳＴのそれより下
のレジスタ内のアドレスが１位置だけ移動する。呼出し
命令または割込みによって開始された各サブルーチンは
、ＲＥＴ命令によって終了しなければならない。

図示実施例の場合、ＲＯＭ１４は、１５３６語を有して
いるから、４にプログラム・アドレス空間の残部、すな
わち２５６０語はオフチップの記憶装置１１の中にある
。記憶装置拡張制御ピンＭＥ／ＳＥ−が論理１において
高いとき、マイクロコンピュータは０〜１５３５の範囲
のＰＣ内のプログラム・アドレスをＲＯＭ１４に対する
オンチップのアドレスであると解釈し、そして１５３６
〜４０９５の範囲のアドレスをオフチップのアドレスで
あると解釈してＰＣの内容をＲＡｐｃおよびＲＡ、　ｏ
を通してＲＡババス送り出す。各マシン状態に対しデコ
ーダｒＤ２によって作られた出力ストロープＲＣＬＫ−
は、外部記憶装置１１を使用許可にする（ＩＮまたはＯ
ＵＴ命令が実行されているときは除く）。

オフチップのプログラム記憶装置ｌｌがアクセスされる
と、記憶装置から読み取られた命令語は外部バスＤに加
えられ、そこから、入出力制御装置ＤＣおよびラインＤ
ｐを通して内部のＰ−Ｂｕｓに加えられる。すなわち、
これは１６ビツト命令であって、ＩＲを通してのＲＯＭ
１４の出力と同様に、それは実行するためデコーダｒＤ
１と１０２にロードされ、あるいは！２ビットがＰＣｐ
を通してプログラム・カウンタＰＣにロードされるかそ
うでなければオンチップ命令取出しとして使用される。

ＭＥ／ＳＥ−ピンがゼロであると、マイクロコンピュー
タはシステム・エミュレータ・モードになる。４にプロ
グラム・アドレス空間全部がオフチップであるから、す
べてのＰＣアドレスはＲＡｐｃおよびＲＡｏを通してＲ
Ａババス加えられる。このモードは、利用側が開発中の
システムまたはプログラムである場合にはＲＯＭ１４の
ための最終的コード変換ができ上る前に必要である。す
なわち、マイクロコンピュータ１０は、新しいプログラ
ム（ＲＡＭまたは記憶装置１１のＥＰＲＯＭ内に記憶さ
せた）を調べ手直しすることができるように、コートを
ＲＯＭに永久的にプログラムしておかなくても動作する
ことができ、したがって、最終的コードが確立したとき
、このコードをＲＯＩＪ１４にマスク・プログラムして
、マイクロコンピュータＩＯが大量に作られる。

いずれのモードにおいても、最初の２つのアドレスｏｏ
ｏｏと０００１はリセット機能のために使われる。リセ
ットビンＲ３−が低くなると、すべてがゼロのアドレス
は、後で説明するが、プログラム・カウンタＰＣの中に
入れられる。さらに、第３のアドレスが割込めベクトル
のために予約される。すなわち、ＩＮＴ−ビンが低くな
ると、割込みルーチンを開始するためアドレス０００２
がプログラム・カウンタＰＣに入れられる。

データ記憶装置のアドレス指定 図示実施例におけるデータ記憶装置１５は１４４個の１
６ビツト語を有しており、したがって、ＲＡＭアドレス
・デコーダ１５Ｂに対するアドレス入力１５ａ上には８
ビツトのアドレスが必要である。しかし、ＲＡＭ１５は
５１２語までの語をもつように構成することができ、９
ビツトのアドレスを必要とするから、そのアドレス指定
の方法については、いくつかの実施例では使われないア
ドレス・ビットのところで説明することとする。

ＲＡＭ１５の各々の１２８語のブロックは１ベージとみ
なせるから、ページ内のデータ記憶装置１５の１２８語
までの語を直接アドレスするため、入力１５ｃを通して
Ｐ−ＢＵＳ上にあるプログラム記憶装置１４からの命令
語内の７ビツトのアドレスフィールドが使用される。そ
のページはデータ・ページ・バッファＤＰによって選択
される。

代りに間接的にアドレス指定する場合、図示実施例では
２個の補助レジスタＡＲＯとＡＰＩが使われるが、これ
らの１６ビツト補助レジスタは８個まで使用することが
でき、ＲＡＭ１５に対する間接アドレス源として現に使
用されている特定のレジスタを補助レジスタ・ポインタ
ＡＲＰと定義する。２個のレジスタΔＲＯとＡＲＩの場
合には、ポインタＡ　Ｒ，Ｐは１ビツトのみであるが、
８個の補助レジスタをもつ実施例の場合には、ポインタ
ＡＲＰは３ビツト・レジスタである。１６ビツト補助レ
ジスタＡＲＯとＡ、Ｒ１は、後述するように、間接アド
レス命令、あるいは記憶、ロードまたは修正補助レジス
タ命令ＳＡＲ，ＬＡＲ，ＭＡＲの制御を受ける。補助レ
ジスタの下位部分からの９ビツトアドレスは、セレクタ
＋５ｄ、、ライン１５ｅ。

セレクタ１５ｆ１およびライン１５ｇを通してアドレス
人力１５ａに加えることができ、その経路はＩＤＩから
の制御ビット＃Ｃによって定義される。補助レジスタの
１つをＲＡ　Ｍアドレス源にする場合には、セレクタ１
．５　ｄはアドレス人力１５ａとしてライン１５ｅ上の
値を使用する。これに対し、Ｐ−ＢｕｓをＲＡ、　Ｍア
ドレス源にする場合には、セレクタ１５ｃｌは、入力１
５ｃからの７ビツト・アドレスと、データφページ・レ
ジスタＤＰからの１ビツトの（３ビツトまたは４ビツト
まで拡張可能）ページ・アドレスを使用する。セレクタ
１．５　ｆは、命令によって定義された通りにＰＢＵＳ
からロードされるポインタＡＲＰによって制御される。

補助レジスタは間接アドレス指定のために使われ、その
場合には、命令はＲＡＭ１５に対し完全なアドレスを有
する必要はなく、代りにこのアドレスに対し補助レジス
タを使うことを規定するだけである。そのような命令は
、さらに選択された補助レジスタに対し増分または減分
を規定することができる。その場合には、ＡＲＯまたは
ＡＲＩの９個のＬ　Ｓ　Ｂが経路Ｉｎｃを通して＋１ま
たは−１だけ変更される。したがって、補助レジスタは
ループ・カウンタとして使用できる。また補助レジスタ
はラインＡ　Ｒｉｏを通してＤ−バスによってアクセス
されるから、これらのレジスタは雑作集用レジスタとし
て使用できるし、またはループ・カウントを開始するた
め最初にロードすることもできる。

データ記憶装置１５は、Ｄ−ＢＵＳおよび入出力回路１
５ｉを使って、ライン１５ｇを通してアクセスされる。

データ記憶装置の構成は、マイクろコンピュータ１０の
重要な特徴によりＲＡＭ］５内でデータの完全な移動が
許されるようになっている。命令制御を受けて、あるア
ドレスにあるデータは、ＡＬＵやＤ−Ｂｕｓを使わない
でｌマシン・サイクル内で次のより上位のロケーション
へ移すことが可能である。したがって、たとえば、加算
中、アクセスされたデータを次のより上位のアドレスへ
移すことが可能である。

ム裏方退且 マイクロコンピュータ・チップ１０からのデータの入圧
力には、データ・バスＤと、制御バス１３のラインのう
ちの２本を使用する。２本のラインはデータ使用許可バ
ーＤＥ−と書込み許可バーＷＥ−である。データの入出
力機能のため２つの命令ＩＮとＯＵＴが使われる。外部
データ・バスＤは、入出力制御装置・データ・バッファ
ＤＣとラインＤｄによって内部データ・バスすなわちＤ
−ＢＵＳに連絡されている。

命令ＯＵＴが実行されているときを除き、ＤＣからデー
タ・バスＤ−Ｂｕｓに対する出力が常に高インピーダン
ス状態におかれるように、ＤＣ内の出力バッファは３個
から成っている。すなわち、この目的のために、ＯＵＴ
をデコードしないときは必らず命令デコーダＩＤＩから
の制御ビット＃Ｃの１つが出力バッファを高インピーダ
ンス状態にセットする。ＩＮ命令が存在するときは、デ
ータ制御装置ＤＣが１６個の入力バッファを作動させる
ので、外部データ・バスＤはデータ入力のためＤＣとラ
インＤｄを通して内部Ｄ−ＢＵＳへ連絡される。ＯＵＴ
命令がデコードされると、ＩＤｌからの制御ビット＃Ｃ
がＤＣ内の出力バッファを作動させるので、内部Ｄ−Ｂ
ＵＳはＤｄとＤＣを通して外部データ・バスＤへ連絡さ
れる。

また、ＩＮ命令の実行は、ＩＤＩからライン１３ａ上に
データ使用許可ＤＥＮ−ストローブを発生させ、そして
１５ｉと１５７を通してＤ−ＢＵＳをＲＡＭ１５に連絡
するので、外部からのデータはオンチップ・データ記憶
装置に入る。マイ”クロコンピユータを信号プロセッサ
として意図的に使用するときは、オフチップ基準（ｒｅ
ｆｅｒｅｎｃｅ）ごとにＲＡＭ　ｌ　５に対し数百また
は数千回のアクセスが必要である。すなわち、オフチッ
プから値が取り出され、次に、この新しい値とＲ，ＡＭ
ｌ、５内の他のデータを使ってたたみ込みもしくは同様
な操作が実行されるから、別のオフチップ基準が必要と
なる前に数千回の命令実行がなこれよう。

この理由のため、構成上、オフチップデータ・アクセス
よりも内部データ処理のほうが好ましい。

ＯＵＴ命令の実行は、ＩＤＩからのライン１３ｂ上にオ
フチップ書込み許可ＷＥ−ストローブを発生させ、ＲＡ
Ｍ１５から１５ｉ、１５ｊ、Ｄ−ＢＵＳ、　ラインＤｄ
およびバッファＤＣを通して外部バスＤヘデータを出力
する。第１図を参照すると、このデータは周辺装置１２
内のボートＰＯ−Ｐ７の１つ（３ビツトＲＡｉ値によっ
て選択される）に書き込むことができる。

ＩＮおよびＯＵＴの両命令に含まれているのは、ＩＤＩ
からのラインＲＡｉ上の３ビツト・ポート・アドレスで
ある。このアドレスは、セレクタＲＡｓを通して外部ア
ドレスの３個のＬＳＢ（ＲＡ９−ＲＡ、１１）上に多重
化される。この結果、８個までの周辺装置をアドレスす
ることができる。ＲＡババス力の残りの上位ビットは、
これらの命令の間論理ゼロに保持される。

命令セット 第１図および第２図のマイクロコンピュータＩＯは、表
Ａの命令セットを実行する。表Ａは第１行に書込み原始
コードに使われる各命令のニモニック言語すなわちアセ
ンブリ言語を示し、続いて第２行には、ＲＯＭ１．４お
よび命令レジスタＩＲ内に現われるコード形式である２
進法の目的コードを示す。この２進コードはＩＤＩとＩ
Ｄ２内でデコードされて制御ビット＃Ｃの全部を発生さ
せ、各種のバスおよびレジスタをアクセスし、かつＡＬ
Ｕの機能をセットすることによって所定の操作を実行さ
せる。

表は、さらに、命令の実行中マイクロコンピュータによ
って用いられたサイクルすなわちマシン状態の数を示す
。分岐、呼出し、デープル索引、および入出力を除くす
べての命令は、１状態時間中に実行されることに注意さ
れたい。マイクロコンピュータはマイクロコードされな
い、すなわち、標準ＡＬＵ命令は！状態時間中に実行さ
れる。表は、さらに、各命令を定義するために必要な命
令語すなわち命令コードの数を示す。ブランチすなわち
分岐と呼出しだけが２個の命令語を必要とすることに特
に注目されたい。表Ａの右欄は各命令に対する操作の簡
単な説明である。

表Ａの大部分の命令は、“１ＡＡＡ　　ＡＡＡＡ″のよ
うに下位の８ビツト（ビット８−１５）を示す。それは
１つのオペランドに対する直接アドレスまたはＲＡＭ１
５の間接アドレスである。もし、０Ｉ”ビット、すなわ
ちビット８がＯであれば、直接アドレス指定モードが使
用されるので、命令語の“Ａ”欄、すなわちビット９〜
１５は、ＪＲからＰ−ＢＵＳ、ライン１５ｃ、およびセ
レクタ］、　５　ｄを通してアドレス人力１５ａに連絡
される直接アドレスとして使用される。この直接アドレ
ス指定モードでは、補助レジスタＡＲＯ−ＡＲＩは使わ
れない。

“ＩＡＡＡ　　ＡＡＡＡ”を含む命令の場合、間接アド
レス指定モードは、これらの命令のＩ欄すなわちビット
８内の１によって規定される。ＲＡＭ１５に対するライ
ン１５ａ」二の入力アドレスは、この場合、補助レジス
タＡＲＯまたはＡＲＩの一方から得られ、ピッ）１５が
その一方を選択する。

もし、ビット１５がＯであれば、ＡＲＯが使われ、ビッ
ト１５が１であれば、ＡＲＩが使われる。したがって、
Ｐ−ＢＵＳを通してｒＲから連絡されたビット１５はセ
レクタ１５ｆを制御する（そして、ＡＲＰレジスタにロ
ードすることができる）。

補助レジスタの数は８個まで拡張可能であるから、これ
らの間接アドレス命令のビット１３〜１５は、間接アド
レス指定モードにおいて３ビツト・セレクタ１５ｆとＡ
ＲＰレジスタを使って８個のうちの１個を定義するため
に予約される。ビットＩＯからビット１２までは、間接
アドレス指定・・・における制御ビットである。すなわ
ち、ビット１０はもしｌであれば、アドレスされた補助
レジスフを増分させ、もし０であれば、変化はない。ビ
ット１１は、もしｌであれば、アドレスされたＡＲを減
分し、もし０であれば、変化はない。ビット１２は、も
し０であれば、現在の命令を実行した後ビット１５をＡ
ＲＰにロードし、もし１であれば、ＡＲＰをそのままに
しておく。

表Ａのいくつかの命令に使われるシフト・コード５ｓｓ
ｓは、ラインＳｐを通してシフト制御装置Ｓｃにロード
された、空間の数（ゼロから１５）を定義するための４
ビツト欄である。Ｄ−ＢＵＳを通してＲＡＭ１５から入
ってくるデータは、Ａ　Ｌ　Ｕ　−ｂ入力へ向う途中シ
フタＳを通過するとき左シフトされる。

本明細書に記載した構成にとって重要ではないが、表Ａ
の命令セットを使用するアセンブリ言語形式は、直接ア
ドレス指定を表わすために“Ａ”を、間接アドレス指定
を表わすために“β″を用いている。したがって、“Ａ
ＤＤ　　Ｓ、Ａ”は、命令語のＡ欄によって定義された
記憶場所の内容を加算することを意味する。“ＡＤＤ　
　Ａβ″は、ＡＲＰに存在する内容によって選択された
補助レジスタＡＲＯまたはＡＲＩでアドレスされたデー
タ記憶場所の内容を使って加算することを意味する。“
ＡＤＤ　　Ｓβ十″は、ＡＲを定義し、次にループ・カ
ウントのためこの補助レジスタを増分するためＡＲＰの
現在内容を使って加算することを意味する“ＡＤＤ　　
Ｓβ″はｌだけ減分することを除いて“ＡＤＤ　　Ｓβ
＋１と同じである。

“ＡＤＤ　　Ｓβ−、ＡＲ”は、以下の演算のため新し
い補助レジスタを定義するためＡＲＰにビット１５の値
がロードされることを除いて“ＡＤＤＳβ＋１と同じで
ある。

表への右欄に記載された説明は、直接アドレス指定を仮
定している。間接アドレス指定については、上記の解説
を用いる。

以」二により、ＡＤＤ命令は、左へ５ｓｓｓ空間シフト
されたＲＡＭ１５の１６ビツトの内容（直接アドレス指
定の場合にはロケーションＯＡ　Ａ　Ａ　Ａ　Ａ　Ａ、
　Ａにおける内容、また間接アドレス指定の場合には選
ばれたＡＲによって選択されたＲＡＭ　ｌ　Ｓ内のロケ
ーションにおける内容）をＡｃｅの３２ビツト内容に加
算し、その結果をＡｃｃに記憶させる。Ａ　Ｄ　Ｄ　ｆ
（命令は、Ａｃｅの上位半分だけが１つのオペランドの
送信側であり、かつその結果の最終受信地であって、シ
フトが行なわれないことを除いて、ＡＤＤ命令と同じこ
とを行なう。

減算命令ＳＵＢと５ＵＢＨは、アキュムレータＡｃｃか
らアドレスされたＲＡＭ１５のデータを減算し、その結
果をＡｃｃに記憶させる、しかし、その他については加
算と同じである。ロード命令ＬＡＣは、５ｓｓｓビツト
によって左シフトされたＩＡＡＡ　　ＡＡＡＡによって
アドレスされた１６ビツト・データをＡｃｅにロードす
る。ＡＤＤ　。

ＳＵＢおよびＬＡＣ命令だけがシフトを規定している。

補助レジスタについては、４つの命令ＳＡＲ。

ＬＡＲ，ＬＡＲＫおよびＭＡＲがある。“補助レジスタ
を記憶せよ°命令ＳＲは、ＲＲＲによって定義されたほ
うの補助レジスタの内容を記憶場所ＩＡＡＡ　　ＡＡＡ
Ａに記憶させる。“補助レジスタをロードせよ″命令Ｌ
ＡＲは、命令ＳＡＲの逆である。命令ＳＡＲまたはＬＡ
Ｒにおいて定義される補助レジスタＡＲは、Ｐ−バスを
通して命令語のＲＲＲ欄がロードされ、ラインＡＲｉｏ
を通してどちらの補助レジスタをＤ−バスに連絡すべき
かを決定するポインタＲＰによっ−で定義される。

ＬＡＲＫ命令により、ＲＲＲによって定義されたＡＲに
［Ｒからの定数Ｋ（ビット８〜１５）がロードされる。

この８ビツト定数には右そろえされ、１６ビツト補助レ
ジスタ内のＭＳＢはゼロにセットされる。“補助レジス
タを修正せよ”命令ＭＡＲは、上Ｊ己のよう１こビット
１０〜ビット１２１こよって補助レジスタを修正する。

しかし、加算や記憶装置１５に対するアクセスは実行さ
れない。ＭＡＲコードは、間接モードすなわちＩ＝１に
おいてのみ効力を有し、直接モードにおいてこの命令は
効力を有せず、すなわちＮｏ−０Ｐとなる。

入力／出力命令は、アセンブリ言語では“ＩＮＰＡ、Ａ
”または“ＯＵＴ　　ＰＡ、Ａ”のように書かれる。こ
こで、ＰＡはＲＡババスビット９〜１．１上の３ビツト
ポート・アドレスＰＰＰ出力（デコーダＩＤＩから生じ
て、ラインＲＡｉを通して連絡される）である。ＩＮ命
令はＤＥＮ−を使用許可し、ＲＣＬＫ−を使用禁止にす
る。

一方、ＯＵＴ命令はＷＥ−を使用許可にし、ＲＣＬＫ〜
を使用禁止にする。周辺装置１２は、ＲＡ９〜ＲＡＩＩ
をデコードし、８個の１６ビツト・ポートＰＱ−Ｐ７の
１つ、すなわちバスＤを通して読取りまたは書込みのた
めのロケーションを選択する。以上の命令は２つのマシ
ン状態を使用しており、バスＤのデータ入力ピンは第２
の状態ではフリーであって、ＲＯＭ１４の代りに記憶装
置１１から次の命令の外部取出しを許す。

“アキュムレータを記憶せよ”命令５ＡＣＬとＳ　Ａ　
Ｃｉ−１は、アセンブリ言語では“５ＡＣＬ　　Ｘ。

Ａ”のように書かれるが、Ａｃｃの下位または上位のビ
ットをＸＸＸ空間左シストさせ、ＩＡＡＡＡＡＡＡによ
って直接または間接に定義されたデータ記憶装置１５内
のロケーションに記憶させる。

Ｘｗａは、図示実施例の場合、完全に実行されない。

すなわち、５ＡＣＨ命令の場合、Ｘ＝０．　Ｘ＝１およ
びＸ＝４のみが許される。このシフトは、シフタＳまた
はＡＬＵ内ではなく、アキュムレータＡｃｅ回路自体内
で実行される。

シフト・コードのない、演算および論理命令は、ＡＤＤ
Ｈ，ＡＤＤＳ、５ＵＢＨ，５ＵＢＣ，ＺＡＬＨ。

ＺＡＬＳ、ＥＸＯＲ，ＡＮＤ、ＯＲおよびＬＡＣＫであ
る。これらの命令は、すべて、アセンブリ言語で、たと
えばＡ、ＤＤＨ，Ａのように書かれる。

ＡＤＤＨ命令は、Ｒ，ＡＭｌＳ内の定義されたロケーシ
ョンからの１６ビツト・データをＡｃｃの上位半分に加
算し、結果をＡｃｃの上位半分に記憶させる。実際には
、ＲＡＭ１５からのデータは、Ｄ−／＜スからＡＬＵ−
ｂ入力へ進むときシフタＳ内で１６ビツト左シフトされ
る。ＡＤＤＳ命令は、符号外延がシフタＳ内で抑制され
ることを意味し、Ａによって定義されたＲＡＭ１５から
のデータは、符号付き２の補数の代りに１６ビツトの正
数として゛取り扱われる。５ＵＢＨおよび５ＵＢＳ命令
は、ＡＬＵ内で減算が実行されることを除いてＡＤＤ＋
（およびＡＤＤＳ命令に相当する。

除算には、条件付き減算命令５ＵＢＣが使われる。ＲＡ
Ｍ１５内の定義されたロケーションの内容は、Ａｃｅの
内容から減算され、１５ビツト左シフトされ、ＡＬＵ出
力ＡＬＵ−ｏを作る。そのＡＬＵ出力ＡＬＵ−ｏは、も
しゼーロでなければ、ｌビットだけ左シフトされ、そし
て＋１が加算され、その結果がＡｃｃに記憶される。も
しＡＬＵ出力ＡＬＵ−ｏがゼロでなければ、１ビツトだ
け左シフトされ、その結果がＡｃｃに記憶される（＋１
は加算されない）。５ＵＢＣ命令は、それに続く命令に
おいてアキュムレータが使用されないという仮定に立つ
２サイクル命令である。もし、それに続く命令がＡｃｅ
に関係していれば、そのときには、５ＵＢＣ命令の後、
Ｎｏ−０Ｐ命令を挿入すべきである。

“ゼロ・アキュムレータ・ロード・ハイ“命令Ｚ　Ａ　
Ｌ　Ｈは、ＲＡＭ１５内のアドレスされたロケーション
にある１６ビツト語を取り出゛し、それをＡｃｅの上位
半分（ビット０〜１５）にロードする。Ａｃｃはゼロに
されているから、下位ビット１６〜３１はゼロのままで
ある。シフタＳはＤ−ＢＵＳからＡＬＵを通ってＡｃｃ
に向うデータ経路内にあるから、Ｚ　Ａ　Ｌ　ｆ（命令
において１６ビツト・シフトが実行され、データは上位
半分へ移される。・ＺＡＬＳ命令は、ＲＡＭ　ｌ　５か
ら語を取り出し、それを、ゼロにされたＡｃｃの下位半
分にロードする。符号拡張はシフタＳ内で抑制される。

論理命令ＥＸＯＲ，ＡＮＤおよびＯＲは、たとえ取り出
されたオペランドが１６ビツトであっても３２ビット形
式で実行される。ＥＸＯＲ命令の場合には、Ａｃｃの上
位半分はゼロで排他的論理和がなされ、Ａｃｃの下位半
分をもつ取り出されたデータの排他的論理和で連結され
、その結果の両半分がＡｃｃに記憶される。同じことが
ＯＲおよびＡＮＤ命令に当てはまる。

ロード・アキュムレータ命令ＬＡＣＫは、命令語の８個
のＬＳＢに含まれている８ビツトの定数をＡ、　ｃ　ｃ
の８個のＬＳＢにロードさせ、右そろえされる。すなわ
ち、Ａｃｅの上位２４ビツトはゼロにされる。この命令
を実行するため、ＩＲからのＰ−ＢＵＳ上の命令語が（
もちろん、ＩＤＩとＩＤ２がロードされた後）、ＢＩＭ
によってＤ−ＢＵＳへ連絡され、したがって、シフタＳ
を通して（シフトなしで）ＡＬＵ−ｂへ連絡される。

ＡＬＵは’ＡＬＵ−ｂを通過させよ”、すなわち“ＡＬ
Ｕ−ｂにゼロを加算せよ”命令を実行し、定数をＡｃｃ
の中にそのままにしておく。

データシフトすなわちデータ移動命令ＤＳＨＴは、ＲＡ
Ｍ　１５内の定義されたロケーションの内容を定義され
たものに１加えたロケーションに移動させる。この命令
は、ＡＬＵまたはＤ−バスを使わずにＲＡＭ１５に対し
内部で実行される。しかしながら、この命令はページ境
界を横断できない。

”Ｔをロードせよ”命令ＬＴは、乗算を準備するために
使用される。ＬＴ命令は、ＴレジスタにＲＡＭ１５から
ＩＡＡＡ　　ＡＡＡＡによって定義された値をロードす
る。

″データ移動とともにＴをロードせよ”命令Ｌ　Ｔ　Ｄ
　Ｇｔ、ＲＡ　Ｍ　１．：おけ、６　Ｄ　Ｓ　ＨＴ命令
に似た演算を用いる。すなわち、ＴレジスタにＩ　ＡＡ
ＡＡＡΔ八によって定義されたＲＡＭ１５の内容がロー
ドされ、次に、この同じ値がロケーションＩＡＡＡ　　
ＡＡＡＡ＋１ヘシフトされ、さらにＡｃｅの内容がＡＬ
Ｕ内でＰレジスタの内容に加算され、その結果がＡｃｃ
に記憶される。ＬＴＡ命令は、データ移動のないことを
除きＬＴＤ命令と同じである。すなわちＴレジスタはＲ
ＡＭ１．５からロードされ、ＰレジスタはＡｃｃに加算
され、その結果がＡｃｅに記憶される。

乗算命令ＭＰＹは、乗算器Ｍ内で（Ａ、ＬＵは使わない
）、Ｔレジスタの１６ビツト内容にＤ−バスからの入力
Ｍｉ上のＲＡＭ１５からの値を掛け、その３２ビツトの
結果をＰレジスタに入れる。

“定義を掛けよ°命令ＭＰＹＫは、Ｔレジスタの１６ビ
ツト内容にＩＲ内の命令コードからの１３ビツト定数Ｃ
を掛け、その３２ビツトの結果をＰレジスタに入れるＭ
ＰＹＫ命令の場合、定義はＩＲからＰ−ＢＵＳ、Ｂ　Ｉ
Ｍ、およびＤ−ＢＵＳを通してＭｉに連絡される。

“データ・ページをロードせよ“命令ＬＤＰＫおよびＬ
ＤＰは、データ・ページ・レジスタＤＰに、命令コード
自体からまたはＲＡＭ１５内の定義されたロケーション
から８個までのビットをロードする。図示実施例の場合
には、ＤＰレジスタはｌビットのみであるが、より大き
なＲＡＭ　１５をもつ別の実施例の場合には、ＤＰレジ
スタには８個までのピッドが入る。ページ・アドレスは
、新しい“ページをロードせよ″命令が生じない限りＤ
Ｐ内で同じままである。

″状態をロードせよ°命令ＬＳＴおよび″状態を記憶せ
よ°命令ＳＳＴは、呼出しまたは割込みにおいて、状態
回路ＳＤの内容を保有するため、すなわち状態回路ＳＤ
を再記憶するために使用される。これらの命令は、この
機能を実行するための配線回路の代りに使用される。

使用禁止命令ＤＩＮＴおよび使用許可命令ＥＩＮＴは、
割込み能力をマスクするため、またはアンマスクするた
めに使用される。すなわち、これらの命令は、マイクロ
コンピュータ１０がＩＮＴ−ビンに応答するかしないか
を決定するラッチをリセットまたはセットする。

絶対値命令ＡＢＳは、アキュムレータが絶対値のみを入
れるように機能する。すなわち、もしアキュムレータが
ゼロより小さければ、Ａｃｃの絶対値がＡｃｃにロード
される、しかし、Ａｃｃがゼロより大きければ、変化は
ない。同様に、ゼロ・アキュムレータ命令ＺＡＣは、Ａ
ｃｃをゼロにする。

オーバフロー・モード命令Ｒ，Ａ、　Ｍ　Ｖは、状態デ
コーダＳＤ内のオーバフロー・モード・ラッチＯＶＭを
１にセットし、オーバフロー・モート命令ＳＡＭＶは０
にリセットする。ＯＶ〜１がセットされると、Ａ　Ｌ　
Ｕの出力は、オーバフロー時にＡｃｅにロードされる前
に、その最大または最小値にセットされる。これは、ア
ナログ回路における増幅器飽和の効果を模擬しており、
信号処理−Ｌ役に立つ。

３つのＰレジスタ命令ＰＡＣ１ＨＰ　Ａ、　Ｃ１および
５ＰＡＣは、Ｍ　Ｐ　ＹまたはＭＰＹＫの後、データを
処理する場合に使用される。ＰＡＣ命令は、データを修
正するいかなる操作も実行させないでＡＬＵに３２ビツ
ト・データを通過させることによって、アキュムレータ
にＰレジスタの内容をロードする。実際にはＡＬＵ−ａ
入力はゼロにされ、加算が実行される。ＨＰＡＣ命令は
Ｐレジスタの内容をＡｃｅの内容に加算し、その結果を
Ａｃｃに入れる。同様に、５ＰＡＣ命令は、Ａｃｃから
Ｐレジスタの内容を減算し、その結果をＡｃｃに入れる
。

サブルーチン命令には、ＣＡＬＬＳＣＡＬＬＡ。

およびＲＥＴがある。ＣＡＬＬ命令は、２語命令であっ
て、最初の語は命令コードで、２番目の語はサブルーチ
ン内の最初の命令の絶対アドレスである。ＣＡＬＬ命令
がＩＤ２内でデユードされると、ＰＣはアドレスである
次の命令語を取り出すため増分され、次にＰＣの増分し
た内容がスタックＳＴへ入れられる。サブルーチンは、
戻し命令ＲＥＴで終了し、ＲＥＴ命令はＴＯ８のアドレ
スをポツプさせ、ＰＣ内にロードする。状態を保有する
ため、ＣＡＬＬ命令の前にＳＴＴ命令を使用しなければ
ならないし、ＲＥＴ命令の後にＬＳＴ命令を挿入しなけ
ればならない。

ＣＡＬＬＡ命令は、バーバード構成のマシンに対する独
自なものである。すなわち、この命令は、ＰＣ＋　１に
よってアドレスされた次のロケーションを使用するので
なくＡｃｃの内容をサブルーチンのアドレスとして使用
する。Ａｃｃの下位ビットは、Ａ、　ｃ　ｃ　−Ｌおよ
びＢＩＭを通してＰ−バスへ、そこからＰＣｐＡを通し
てプログラム・カウンタＰＣへ転送される。ＣＡ　Ｌ　
Ｌ　Ａ命令において増分されたＰＣは、ＣＡＬＬ命令と
まったく同様にＳＴに入れることによって保存される。

デープル索引命令ＴＢＬＲおよびＴＢＬＷも、アドレス
源としてＡ、　ｃ　ｃを用いている。これらの命令は実
行するのに３つの状態が必要である。

Ｉ　Ａ　Ａ　Ａ　　Ａ、　Ａ　Ａ　Ａによって定義され
たＲＡＭ１５のロケーションはＤ−バスおよびＢＩＭを
通してＰ−バスへ、続いてＰＣｐを通してＰＣへ転送さ
れる。そこから、このアドレスはＲＯＭ　１４へ、また
はＲＡｐｃを通して外部ＲＡババス加えられる。

分岐命令はすべて２語が必要であって、最初の語は命令
コードであり、ＰＣ＋１における２番目の語はアドレス
である。分岐コードの下位ビット８〜１５は使用されな
い。非条件付き分岐命令Ｂは、ＰＣ＋　１における語を
次のアドレスとじてＰＣにロードする。ＢＡＲＮＺ命令
は、ループ・カウンタ、すなわちＡＲＤによって定義さ
れた補助レジスタの１つがゼロでないかどうかに基づく
条件付きである。ＢＶ命令は、もし状態デコーダＳＤ内
のオーバフロー・ビットＯＶが１であれば分岐させる。

ＢＩＯＺ命令は、Ｉｌｏ　　ＳＴ−からのＩＯビットが
状態デコーダＳＤ内の１に対応する、“使用中−低い”
であれば、分岐させる。

６つの命令ＢＬＺ、ＢＬＥＺ、ＢＧＺ、ＢＧＥＺ。

ＢＮＺ、およびＢＺ、すべて、Ａｃｅ内の条件を反映し
ているＳＤ内の定義された条件によって決まる。

システム・タイミング 第３Ａ、−Ｃ図の（ａ）〜（ｐｐ）に第１図のシステム
及び第２図のＣＰＵチップのタイミングを、電圧対時間
の波形またはエベント対時間のチャートで示す。チップ
ＩＯは２つの外部ピンＸ１及びＸ２を有するクロック発
生器１７を具備しており、該ピンには水晶発振器（また
は外部発振器）が接続されている。この水晶発振器の基
本周波数は２０ＭＵ（ｚまでであり、これを（ａｌにク
ロックφとして示す。このクロックφは最小５０ｎｓの
周期を宵しており、ｆｂｌ〜（ｅｌに示す４つの四分の
一サイクル・クロックＱｌ、Ｑ２、Ｑ３及びＱ４を発生
するのに用いられ、マイクロコンピュータ・チップＩＯ
に対する基本内部タイミングを提供する。

−組の四分の一サイクル・クロックＱｌないしＱ４は最
小２０Ｏｒ＋ｓの１つのマシンステートタイムを形成す
る。このステートを第３図に５Ｏ１Ｓ　Ｉ　Ｓ−８２と
して示す。クロック発生器１７は、制御バス１３のうち
の一つの上に出力ＣＬＫＯＵＴ（（ｆ”）　）を発生す
る。ＣＬＫＯＵＴはＱｌと同じ周期を有するが、これは
５０％デユーティサイクルであり、Ｑｌの中点で始まる
。この出力を、第１図のシステムの外部素子のタイミン
グまたは同期用に用いる。

内部では、マイクロコンピュータ１０は、大部分の型の
命令に対して、１ステートタイム当り１命令を実行する
。従って、１秒間当り５００万の命令が２０ＭＨｚクロ
ック速度で実行される。いうまでもなく、入出力、分岐
すなわちブランチ、コールまたはテーブルルックアップ
のような若干の命令は２つまたは３つのステートタイム
を必要とする。加算、ロード、記憶、等のような一連の
単一ステート命令を考えると、（ｇ）に示すように各Ｑ
３最中に新たなアドレスがＰＣにロードされ、次いでＱ
４及びＱ１最中にＲＣ１ｉ１４がアドレス指定され、従
って、（ｈ）に示すように、一つの命令語出力がＩＲか
ら次のＱ２における妥当なＰ−ＢＵＳ上に発生させられ
、Ｑ３まで継続する。従って、ＲＯＭ１４のアクセス時
間は約１．００　ｎ　ｓである。メモリ１１からの外部
命令取出しを用いても、同じアクセス時間が適用される
。

（ｉｌに示すように、命令デコーダＩＤＩ及びＩＤ２は
Ｑ３最中にＰ−ＢＵＳから命令語を受取り、そして、若
干の高速制御出力がＱ４において可用であるが、大部分
のコーダ出力＃ＣはＱ１最中は妥当（ｖａｌｉｄ）であ
る。ＲＡＭの直接アドレス指定に対しては、Ｐ−ＢＵＳ
のビット９ないしビット１５上のアドレスは、Ｐ−ＢＵ
Ｓが妥当となると直ちにＲＡＭコーダ１５ｂ内にゲート
される。しかし、直接または間接のいずれにおいても、
ＲＡＭアドレスは０１に示すようにＱ３の開始により妥
当である。ＲＡ　Ｍ読取りに対しては、ライン１５ｊを
介するＤ−ＢＵＳへのデータ出力はＱ４上で妥当であり
、そして、このデータはシフタＳを通過しく（ｋ＋）　
、Ｑ　ｌ最中にＡＬＵ入力として受入れられる（　（ｉ
ｌ　）。ＡＬＵ制御出力＃ＣはＱ２において妥当であり
、ＡＬＵ出力ＡＬＵ−ｏはＱ３中に受入れられる。アキ
ュムレータＡｃｅはＱ４におい゛てＡＬＵからロードさ
れ（（ｍｌ）、次いで次のＱｌにおいて飽和させられる
。

以上から解るように、例えば、第３Ａ図の（ａｌ〜！ｍ
）におけるＳＯステートのＱ３でフェッチ（取出し）が
始まったＡＤＤ命令は完了する。即ち、その結果はステ
ートＳ２のＱ４においてＡｅｃにロードされ、次いで、
ステートＳ３のＱｌにおいて受入可能な飽和したＡｃｅ
をＱ２においてＤバスにロードすることができる。命令
実行についてはかなりのオーバラップがある。新たな命
令のフェッチすなわち取出しが１ステート命令に対する
各ステートタイムのＱ３中に開始し、従って、１つが終
了する前に更に２つの命令の実行が開始しているという
ことが可能となる。

書込みＲＡＭ機能は第３Ａ図の（ａ）〜（ホ）図には示
してない。ＲＡＭ１５は常にＱ２中に書込みされる。し
かし、ＲＡＭをアドレス指定することは常にＱ３中にお
いてである。従って、「低次のアキュムレータを記憶Ｊ
ＳＡ、ＣＬのような命令を第３Ａ図の（ｎｌ−（０）に
示しである。ＲＡＭアドレスは命令レジスタからＰ−Ｂ
ＵＳを介して３１のＱ３上で受取られ（ＳＡＬＣ命令の
取出しはＳＯのＱ３において開始したものと仮定する）
、そして書込みはステートＳ２のＱ２までは生じない。

読出しスロット、即ちＳｌのＱ４中に、ＲＡＭのアドレ
ス指定された行いに対してリフレッシュが生じ、次いで
この同じアドレスは書込みのためにステー）Ｓ２のＱ２
まで留まっている。Ｄ−ＢＵＳはこの同じＱ２中にＡ、
　ｃ　ｃからロードされる。（ｎｌを参照されたい。

アキュムレータが、オーバフローモードにおいて、即ち
ＩにセットされたＯＶＭにおいて飽和機能を行なわなけ
ればないない場合には、これは（（２）のアキュムレー
タ・ロード機能後に行なわれる。

即ち（ａ）〜（ｍ）のＡＤＤ命令に対して、八ＣＣは次
のステートＳ３におけるＱｌ中に飽和され、従って、上
記アキュムレータが後続の命令によってアクセスされる
と、該アキュムレータはＱ２上でＤ−ＢＵＳをロードす
るのに受入れ可能となる。

命令−がＲＡＭ１５内のデータ移動機能を用いるときは
、この移動動作は（０）に・云ｔようにＱｌに生スル。

まｔユ、ま四分す龜ゎちインクリメント・ル−プ・カウ
ンタ機能が補助レジスタＡＲＯまたはＡＲＫに対して行
なわれると、このインクリメント（または減分すなわち
デクリメント）はＱｌにおいて実行される。Ｔレジスタ
、補助レジスタＡＲＯまたはＡＲＫ、ＡＲＰラッチ、Ｄ
Ｐレジスタ及びスタックＳＴレジスタは、これらの機能
がカレント命令に含まれていると、各々が、任意のステ
ートタイムのＱ２中にロードされる。

バス交換モジュールＢＩＭは、この機能が命令によって
確定されると、Ｑ２において開始するＤ−ＢｕｓからＰ
−ＢＵＳへの転送を常に実行する。

ＢＩＭ＋：よるＰ−ＢＵＳからＤ−ＢＵｓへの転送はＱ
４中に開始される。Ｄ−Ｂｕｓは各サイクルのＱ３上で
プリチャージされ、従って、データがいずれかのステー
トのＱ３を通じてＤ−ＢＵＳ上で桁上がりするというこ
とがなく、またデータがＱ３中にＤ−ＢＵＳへまたはこ
れからロードされることもない。

プログラムカウンタＰＣは各ステートタイムのＱ３中に
ＰＣｉｎｃ路によってインクリメントされる。即ち、（
ｇ）のロードＰＣ機能は丁度発生させられたインクリメ
ント値である。

次に、第３Ｂ図において、ブランチ命令の実行を（ｐｌ
〜（ｒ）に示す。ステートｓｏのＱ３中にデコーダＳＤ
Ｉ及びＳＤ２内にロードされる命令がブランチであると
、先行の命令からのステータスデコーダＳＤビットはＳ
ｔのＱｌ中は妥当であり、従ってブランチするかまたは
ブランチしないかの判断がこの時点でなされる。その間
、いうまでもなく、他の命令取出しが始まっており、従
って、ブランチ条件が適合すると、＄１のＱ２中にＰ−
ＢＵＳへ送られた命令は次のアドレスとして使用される
が実行されない。即ち、ＩＤＩ及びＩＤ２にロードされ
ない。しかし、上記条件が適合しないと、この命令は放
棄される。即ち、プリチャージまでＰ−ＢＵＳに留まっ
ている。上記条件が適合しているとすると、ブランチア
ドレスはｓｌのＱ３中にＩＲからＰ−ＢＵＳを介してＰ
Ｃヘロードされ、そして、新たな命令が８２のＱ２にお
いてＩＲ及びＰ−ＢＵＳへ送られ（ｆＱ））、次イテ、
（「）の８２のＱ３で始ってデコードされ及び実行され
る。

ＣＡＬＬ命令は、（１）１〜（「）に示すように、ブラ
ンチと同じタイムシーケンスで実行される。ただし、Ｓ
Ｄ評価は必要でない。そして、元のＰＣ＋　ｌはＳｌの
Ｑ３中にスタックＳＴヘプッシュされる。

リターン命令ＲＥＴは、（Ｓ）〜（ｕ）に示すように、
２サイクル命令である。ステートｓｏのＱ３中にデコー
ダＩＤＩ及び１０２にロードされた命令がＲＥＴである
と、ｓｉのＱ３においてＰＣの「ＰＣインクリメント及
びロード」とともに開始した命令取出しは放棄され、そ
してポツプスタック機能がＳｌのＱ３において実行され
、従って、次の命令取出しはリターンアドレスに対する
ものである。ＳｌのＱ４中に取出された命令は、次いで
、Ｓ２のＱ３で始まってデコードされ及び実行される。

入力（または出力）命令は、ｆｒ）〜（Ｚ）に示すよう
に、２サイクルにおいて実行される。ｓｏの。３におい
てデコーダＩＤ２にロードされる操作符号が、（Ｘ、ｌ
に示すように、ＩＮであるものとする。

ＳＯの０３で始まって取出された命令は使用されない。

実行はＩＮのデコードによって禁止され、従って、上記
命令はＩＲからＰ−ＢＵＳヘロードされることがない。

ＳｌのＱ３におけるＰＣの内容は、次の命令取出しのた
めに、Ｓ２のＱ３までセーブされる。即ち、ＰＣはイン
クリメント路によって再循環させられてＰＣへ戻るが、
インクリメントは行なわれない。ＩＮのデコードから発
生させられる制御出力＃Ｃは２つのステートに対して受
入れ可能である。（ｇｌに示すように、ＲＡＭアドレス
はＳｌのＱ３上でＰ−ＢＵＳからロードされ、そしてデ
ータ入力はＳｌのＱ４上でＤ−Ｂｕｓに到達し、Ｓ２の
Ｑ２中にＲＡＭ１５に書込まれる。ＤＥＮ−制御は、Ｉ
Ｎ機能のためにＳｌのＱ４からＳ２のＱ２を通じて能動
である。ＯＵＴ命令はＩＮと同じように実行される。た
だし、ＲＡＭ１５がＳｌのＱ４中に読出され、そしてＷ
Ｅ副制御ＤＥＮ−に代って能動である。

テーブルルックアップ命令が（ａａ、）ないしくｄｄ）
に示すように実行される。ＴＢＬＲ操作符号は、ＳＯの
Ｑ３で始まってデコードされ、そしてＡｃｃを８１のＱ
２においてＤ−ＢＵＳを介してＢＩＭへコピーせしめ、
次いでＰＣはＳｌのＱ３においてＢＩＭからＰ−ＢＵＳ
を介してこのＡｃｃ値をロードされ、従って、Ａｅｃの
内容は次の命令取出しアドレスとして使用される。その
間に、ＳＯのＱ３で始まって取出された命令の実行は、
ＲＯＭ読出し制御＃ＮＲＩＲを妨げることにより、８１
のＱ２においてＩＲをＰ−ＢＵＳ　（ＲＯＭ１．４出力
）にコピーすることを禁止される。

ＳＯのＱ３からのＰＣのインクリメントされた内容は８
１のＱ３中にＳＴヘプッシュされ、次いでＳ２のＱ３に
おいて後続の命令アドレスとしてポツプされる。Ｑ４／
Ｓ］ないしＱｌ、／８２中にＡｃｅからのアドレスを用
いてＲＯＭ１４（またはメモリ１１）から取出されたデ
ータはＳ２のＱ２中にＰ−Ｂｕｓ上ヘロードされ、該バ
スにおいて該データはＳ２の０４まで留まっており、こ
の時にＢＩＭは該データをＰバスから受取り、次いでこ
れを次のステートであるＳ３のＱ２上でＤバスへ転送す
る。ＲＡＭ１５に対する宛先アドレスが８１のＱ３によ
ってＰバスからデコーダ１５ｂにロードされ、２ステー
トにわたって留まっている。従って、Ｓ３のＱ２におい
て生ずるＲＡＭ書込みは、元のＴＢＬＲ操作符号におい
て確定されるＲＡＭアドレスを用いる。

マイクロコンピュータ装置を製作する際にある固有の諸
問題の一つは、諸部品を検査して全部の素子が機能的で
あるか否かを決定するという問題である。多くのマイク
ロコンピュータにおいては、内部ＲＯＭから読出される
命令語は外部バスに対して受入れ可能でなく、従って、
ＲＯＭを、全ての可能な機能を実行するということ以外
の方法では検査することができず、これは長たらしくな
る可能性がある。第２図の装置によれば、第３Ｂ図の（
ｅｅ）ないしく　ｈｈ）図に示すようにバス交換モジュ
ールを用いてＲＯＭ１４を一度に１語ずつ読出すことが
できる。Ｉｌｏ　　ＳＴ−ピンをＶｄｄ以上、例えばＩ
ＯＶに保持し、且つＲ８を低レベルに保持することによ
ってテストモード（表Ａの命令セットにはない）を入れ
、デコーダＩＤＩ及びＩＤ２に対して入力を発生させて
ＲＯＭ出力機能を生じさせ、諸機能においては、（ｅｅ
）に示すようにＲＯＭ１４は各サイクルごとにアクセス
され、ＰＣはインクリメントされる。Ｐ−ＢＵＳはＲＯ
Ｍ出力を受取る（ｆｆ）。しかし、操作符号はボコーダ
ＩＤＩ、ＩＤ２にロードされない。これに代って、（ｈ
ｈ）に示すように、ＢｒＭが、各サイクルのＱ４上でＰ
バスから操作符号を受取り、そして次のＱｚ上でＤバス
へ転送する。

バス交　モジュール 第４Ａ図に詳細に示すバス交換モジュール旧Ｍは１６個
の同構成のステージから成っており、図にはそのうちの
１だけを示しである。データがＢｒＭ内に保持されるの
はステートタイムの約１／２よりも長いことはないので
、各ステージはフィードバックループなしの２つの被ク
ロック・インダータＩａ有す。入力ノードＩｂは、Ｑ４
上で妥当な制御ビット＃ＢＩＦＰによって駆動される１
６個のトランジスタＩｃのうちの一つを介してｌ”−Ｂ
ＵＳのそれぞれのビットに接続される。

Ｄ−Ｂｕｓは、Ｑ２上で妥当なデコーダＩＤ１からの制
御ビット＃ＢＩＦＤ（Ｄからのバス交換）によって駆動
されるトランジスタＩｄを介して入力ノードＩｂに接続
される。

出力ノードＩｅは、トランジスタＩｆ及びＩｇ、並びに
、Ｑ２及びＱ３最中に妥当な制御ビット＃ＢＪＴＰによ
って駆動されるトランジスタＩｈを含むプッシュプル・
ステージによってＰ−Ｂｕｓに接続される。同様に、出
力ノードＩｅは、ドライバ・トランジスタＩｉ及びＩｊ
１並びに、Ｑ２及びＱ４上で妥当な制御ビット＃ＢＩＴ
Ｄによって駆動されるトランジスタＩｋを有するプッシ
ュプル・ステージを介してＤ−ＢＵＳに接続される。

トランジスタＩｇ及びＩｊは第１のインバータＩａの出
力においてノード１ｍによって駆動され、プッシュプル
出力を提供する。データはＱ−２上でＤバスからノード
Ｉｂ、１ｍ、Ｉｅへ転送され、次いでＱ４でこれらノー
ドからＰバスへ転送される。同様に、データはＱ４上で
ＰバスからノードＩｂ、Ｉｍ、Ｉｅへ転送され、次いで
Ｑ４または次のＱ２上でこれらノードからＤバスへ転送
される。

乗−」二」劃−１ 第４Ｂ図に乗算器Ｍ及びそのレジスタＴ及びレジスタＰ
を略示し、対応する詳細な回路図を第４Ｃ図及び第４Ｄ
図に示す。レジスタＴの１６ビツト出力は、８個一組の
ブース（Ｂｏｏｔｈ　）のデコーダＭｂに与えられ、該
デコーダは８組の出力Ｍｅを発生し、各組は５つの機能
を含んでおり、そのうちの２つ、即ち（１）シフトまた
はシフトなし、及び（２）加算、減算またはゼロ、は−
度に能動となる。

８個一組のバンクの１７ビツトスタチツクキヤリ・フィ
ード・フォワード加算器Ｍａ−１ないしＭ　ａ−８は、
ＴレジスタがロードされるとＭｅ大入力受取り、従って
、乗算機能の有効部分は、ＭＰＹ命令が実行される前に
開始させられる。加算器Ｍａ−１ないしＭ　ａ　−８は
スタチックであり、即ち、これらを作動させるにはクロ
ックＱｌないしＱ４を必要としない。各レベルまたはバ
ンクはデコーダ出力Ｍｅに応答する制御セクションを含
んでおり、上記制御セクションは加算器にフィードする
。レベルＭａ−２は半加算器を用い、レベルＭａ−３な
いしＭａ−８は全加算器を用いる。第１のレベルＭａ−
１は、先行のステージからの部分積がないので、加算器
を必要としせず、従って該レベルは制御セクションだけ
を有す。ＭＰＹ命令がＱ４上でデコードされると、第２
のオペランドが１６ビツト入力ＭｉによってＤバスから
上記スタチック加算器へ加えられる。

８つのレベルの加算器Ｍａ−１ないしＭａ−８の各レベ
ルは和を計算し、部分積がラインＭｆを介して次の高い
レベルへ送られる。ただし、各レベルの２つのＬＳＢは
ラインＭｅを介して動的加算器Ｍｄへ送られる。スタチ
ック加算器アレイが確立すると、レベルＭａ−８からの
１７ビツト出力Ｍｇに加えて７つの低レベル２ビツトＬ
ＳＢ出力Ｍｅがキャリ・リップル加算器Ｍｄ　（３１ス
テージ）へ与えられて最終的キャリ評価が行なわれ、３
１ビツト積を２つの補数表記法で発生させる。

この３１ビツトは、積レジスタＰ内で３２ビツト積を得
るために符号拡張される。

ブースの２ビツト・アルゴリズムにより、加算器ステー
ジの個数は、さもなければ必要である個数の約半分に減
少する。昔からある筆算法で乗算を行なう場合には、１
つのオペランドの右のまたはＬＳの数字に他のオペラン
ドを乗じて部分積を作り、次いで、次の数字に乗じて他
の部分積を作り、該他の部分積を上記第１の部分積に対
して１桁シフトさせる。ブースのアルゴリズムは２漬方
式の乗算法を与えたものであり、この乗算法においては
、各たびごとに、１ビツトの代りに２ビツトを処理する
ことができる。従って、レベルＭａ−１はＤバスの全ビ
ットのＴレジスタ倍の２つのＬＳＢを乗算し、部分積Ｍ
ｅ及びＭｆを作る。第２のレベルＭａ−２はＴレジスタ
の次の２ビツトをＤバスに対して乗算し、Ｍａ−１から
の部分積Ｍｆを加算し、そして、この演算は各レベルご
とに２ビツトをシフトするので、新たな部分積Ｍｆを発
生する。

第４Ｃ図に、８つのデコーダＭｂのうちの一つをレジス
タＴの２ビツトとともに示す。レジスタＴ段は、Ｑ４に
おいてクロックされる再循環トランジスタＲｃ具備の２
つのインバータＩａから成る。上記Ｔ段は、ＬＴ命令中
にＱ２上で生ずるＩＤＩからの＃ＬＴコマンドによって
トランジスタＴａを介してロードされる。レジスタＴの
２つの出力及び補数はラインＴＯ及びＴｃによって１つ
のブースのデコーダＭｂに加えられる。上記デコーダは
４つの論理回路から成っており、各回路は、スタチック
ロードＢａ、ＢｂＸＢｃまたはＢｄ、及び、ゲートに接
続されたラインＴｏ及びＴｃ付きのトランジスタＢｅの
パターンを有す。

諸期間のうちの２つは、ラインＢｆによってゲート内に
固定された１またはＯを有す。出力Ｍｃ　−１及Ｍｃ−
２は、シフトなしコマンド及びシフト・コマンドを表わ
し、そして論理ステージＢｅ及びＢｄから来る。出力Ｍ
ｃ−４及びＭｃ−５は、」１記論理回路の第１のものの
ロードＢａからの真且７補数出力であり、そしてこれら
は加算コマンド４び減算コマンドを表わす。Ｂｅからの
出力ｉｔゼｑ・コマンドである。

名タチック加算器の第１のレベルＭ　ａ　−１ハ・Ｄ−
Ｂｕｓ入力入力及び入力Ｍｃだけしか含まれチオらず、
部分積を有しないという点にお−１で、高レベルのもの
よりも簡単である。この第１のステ１ジの２つのステー
ジを、レベルＭａ−２及びレベルＭａ−３の１７のステ
ージのうちの２つとともに第４Ｃ図に示す。制御セクシ
ョンＭ　ｍ　ｔ！全てのレベル上で全く同じである。ど
の素子もクロックされない。

デコーダＭｂ及び制御出力Ｍｃを有する和ｊ御セクショ
ンＭｍはブースの一度に２ビット形アルコリズムを決定
し、これは回路を減らし且つ速度を２倍増大する。２つ
のビットが順々に問い合せされるときに、必要となる演
算は加算、減算、演算なし１または唯ｌビットのシフト
°のみである。Ｔからの入力を一つのオペランドとして
考え、及びＤ　ハスからの入力を他のオペランドとして
考える場合に、 機能は次表の通りである。

（Ｔｉ−１） ｌ　　　　（１） Ｔｉ＋Ｉ　Ｔｉ ■ 機−−−熊 演算なし Ｄを加算 りを加算 りをシフ トし加算 りをシフ トし加算 りを減算 りを減算 演算なし 凰」Ｌ虜 に＋Ｏ Ｋ＋Ｄ Ｋ＋Ｄ Ｋ＋２Ｄ −２Ｄ −Ｄ −Ｄ Ｋ＋Ｄ ブースの２ビツト・アルゴリズムを用いる乗算の一例を
示せば次の通りである。

Ｄ＝００１１０１　　　　　（＝１３　　十進数）制御
セクションＭｍにおいて、Ｄバスからの入力Ｍｉはトラ
ンジスタＭｍ−１及び制御出力Ｍｃ−１によって制御さ
れ、シフトはない。隣りのビットに対するＭｉ大入力ト
ランジスタＭｍ　−２及びＭｃ−２シフトψコマンドに
よってゲートインされ、上述のように「２Ｄ」の関数を
提供する。ゼロはトランジスタＭｍ−３及びゼロ制御出
力Ｍ　ｃ　−３によりて提供され、その結果、モードＭ
ｍ−４がＶｃｃに接続される（２の補数におけるゼロ）
。先行のステージからのキャリ・インはラインＭ　ｍ−
５上にあり、そして上記先行のステージからの部分積は
ラインＭｍ−６上にある。加算または減算制御は、Ｍｅ
−４及びＭｃ−５の各加算及び減算コマンドによって制
御されるトランジスタＭ　ｍ　−７によって提供される
。全加算器は、制御セクションの出力を受取る論理ゲー
トＭｎ　−１、並びにゲー）　Ｍ　ｎ　−２及び排他的
ＮＯＲＭｎ３を含んでおり、ラインＭｎ−４上の和及び
ラインＭｎ−５上のキャリを作る。

速度は、同じレゾル上でキャリ・リップルの代りにキャ
リ・フィード・フォワードを用いることによって増大す
る。レベルＭａ−１は先行のステージからの部分積また
は和Ｍｍ−６を有しておらず、またキャリ・インＭｎ−
５も有しておらず、従って、加算器は必要でなく、モー
ドＭｎ−８において和（差）を作ってキャリを作らない
制御器だけがあればよい。第２のレベルＭａ−２は、Ｍ
　ａ　−１からキャリ・フィード・フォワードを受取る
ことがないので、半加算器である。

ダイナミック加算器すなわち３１ステージ・リップリ・
スルー・キャリ加算器の諸加算器ステージのうちの一つ
をレジスタＰの１つのステージとともに第４Ｄ図に示す
。上記加算器ステージは、トランジスタＭｄｌによって
ＱｌまたはＱ３上でゲートされる２つの入力Ｍｅを受取
る。加算器Ｍｄの６つのＬＳＢは、その入力がＱｌ上で
ゲートされる。即ち、スタチックアレイ・レベルＭａ−
１、Ｍａ−２及びＭａ−３が確立されており、そして出
力Ｍｅがこの時点で妥当であるからである。従って、出
力Ｍｆはまだ妥当となっていないが、Ｍｄにおける加算
及びリップル・スルーは開始できる。従って、より多く
の有効ビットがトランジスタＭｄｌにおいてＱ３上でゲ
ートされる。

次の低レベル有効ステージからのキャリ入力Ｍｄ２が、
排他的ＮＯＲ回路Ｍ６．３の１つの入力に、及び、次の
高レベルのステージに対してキャリ出力Ｍｄ５を発生す
るキャリ出力ゲートＭｄ　４に加えられる。論理ゲート
Ｍｄ６によって入力Ｍｅ及びキャリ・インから伝播期間
が発生し、ＭｄＪ付きの論理ゲートＭｄ７によってキャ
リ発生期間が発生する。同じ出力Ｍｄ８がラインＭｄ９
によってＰレジスタ・ステージの入力に接続され、トラ
ンジスタＰａによるＱ４上のＩＤＩからの＃ＬＰＲ（Ｐ
レジスタにロード）によってゲートされる。Ｐレジスタ
Ｔ・ステージは、１対のインバータＩａ及びＱ２上でゲ
ートされる再循環トランジスタＲｅから成る。出力は、
インバータＰｃとともに、１つの入力としてのＩＤＩか
らの＃ＮＲＰＲ（Ｐレジスタの読出しなし）を有するゲ
ートＰ　ｂによってＱｌ上でＡＩ、Ｕ−ｂ入力に加えら
れる。トランジスタＰｂはＱ　＝１上でＡＬＵ−１Ｄ人
力をプリチャージする。

乗算器演算のタイミングを第３Ｃ図の（ｊｊ）〜（ｍｍ
）に示す。ＳＯのＱ２上で、レジスタＴがロードされ、
ブースのデコーダからの出力Ｍｃは妥当となる。ＭＰＹ
命令がＳｌのＱ３においてデコーダ内で妥当であるとす
ると、ＤバスからのＭｉ大入力Ｓ】のＱ４において妥当
である。ダイナミック加算器Ｍｄの低レベルのビットは
Ｓ２のＱｌ上でＭｄｌを介してＭｅをロードされ、そし
てキャリが３１ビツトの低レベルのものを通じてリップ
ルを開始し、次いでこれは高レベルの出力Ｍｆを通じて
Ｓ２のＱ３において継続し、従ってレジスタＰはＰａを
介してＳ２のＱ４上でロードされ、データは、後続のサ
イクルのＱｌ上でＡＬＵ−１にロードされるまで、該レ
ジスタに留まっている。

以上、本発明をその実施例について説明したが、本発明
はこの実施例に限定されるものではない。

以上の説明から、当業者には上述の実施例についての種
々の変形及び本発明についての他の態様が可能である。

かかる変形または態様は全て、特許請求の範囲に記載の
如き本発明の真の範囲内にある。

【図面の簡単な説明】

第１図は本発明にかかる「マイクロコンピュータ会シス
テムのブロック図、第２図は第１図のシステムに使用す
るＭＯ８／ＬＳＩマイクロコンピュータ装置（ＣＰ−Ｕ
または中央処理装置を含む）のブロック図、第３八図な
いし第３Ｃ図は第２図のマイクロコンピュータの演算に
おける電圧または事象対時間の関係を示すタイミングチ
ャート、第４八図ないし第４Ｄ図は第２図のマイクロコ
ンピュータ装置における特定の回路の路線図である。 １０゛　マイクロコンピュータ、 １１　・−−メモリ、 １２パ・　Ｉ１０装置、 １３　・・・−制御バス、 １４　”・　リード・オンリ・メモリ（ＲＯＭ）、１５
　“　　ランダム・アクセス・メモリ、１７　　　クロ
ック発生器。

Claims (10)

【特許請求の範囲】
1. （１）デジタル信号処理のためのマイクロコンピュータ
   装置であって、 半導体基板と、 前記半導体基板の一部を横切って延び、並列にデータビ
   ットを転送可能な複数の導体を含むバスと、 前記半導体基板上に配置され、前記バスと接続され、こ
   の接続のための出力を有し、演算機能と論理機能を選択
   的に実行するための手段を含む演算論理ユニット、並び
   にハードウェア乗算器と、 前記半導体基板上に配置され、前記演算論理ユニットに
   命令の一つに応答して演算機能をさせ他の命令に応答し
   て論理機能をさせるため、種々の命令を実行する制御回
   路手段と を含むマイクロコンピュータ装置。
2. （２）論理機能が前記演算論理ユニットの入力の論理和
   機能を含む特許請求の範囲第１項記載のマイクロコンピ
   ュータ装置。
3. （３）論理機能が前記演算論理ユニットの入力の論理積
   機能を含む特許請求の範囲第１項記載のマイクロコンピ
   ュータ装置。
4. （４）論理機能が前記演算論理ユニットの入力の排他的
   論理和機能を含む特許請求の範囲第１項記載のマイクロ
   コンピュータ装置。
5. （５）演算機能が２の補数演算機能を含む特許請求の範
   囲第１項記載のマイクロコンピュータ装置。
6. （６）演算機能が加算機能を含む特許請求の範囲第１項
   記載のマイクロコンピュータ装置。
7. （７）制御回路手段が、命令サイクルで種々の命令を実
   行するための手段を含み、前記命令は各々種々の機能の
   シーケンスを含み、各命令につき３つ以上の機能を実行
   することによって、命令の実行が１命令サイクルの間に
   オーバラップしてなされる特許請求の範囲第１項記載の
   マイクロコンピュータ装置。
8. （８）演算論理ユニットが、前記バスが並列転送できる
   第二のビット数を越える第一のビット数を並列転送する
   出力を有し、制御回路手段が、種々の機能を実行し、前
   記第二の数を越えないビット数の種々のビット群を前記
   演算論理ユニットから前記バスに供給するための手段を
   含む特許請求の範囲第１項記載のマイクロコンピュータ
   装置。
9. （９）デジタル信号処理のためのマイクロコンピュータ
   装置であって、 半導体基板と、 前記半導体基板の一部を横切って延び、並列に第一の数
   のデータビットを転送可能な複数の導体を含むバスと、 前記半導体基板上に配置され、前記バスと接続され、前
   記第一の数を越える第二の数のビットを転送する出力を
   有する演算論理ユニット、並びにハードウェア乗算器と
   、 前記半導体基板上に配置され、前記演算論理ユニットの
   出力を受けるために接続され、少くとも前記第二の数の
   ビットをストアする容量を有するアキュムレータと、 前記半導体基板上に配置され、種々の機能を実行し、前
   記第一の数を越えないビット数の種々のビット群を前記
   アキュムレータから前記バスに供給する制御回路手段と を含むマイクロコンピュータ装置。
10. （１０）アキュムレータからの種々のビット群が、上位
    ビット群と下位ビット群を含む特許請求の範囲第９項記
    載のマイクロコンピュータ装置。