JPH02186487A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積形の半導体装置及びシステム、特にマイ
クロプロセッサ・システム、マイクロコンピュータ装置
及びマイクロプロセッサ装置に関し、更に詳細には、単
一チップ・マイクロコンピュータ形式の高速度の小形化
された電子的ディジタル信号処理システムの特徴に関す
る。

従来の技術 マイクロプロセッサ装置は、米国特許第３．７５７゜３
０６号に示されているように、ｒＭＯ３／ＬＳＩ」法に
よって製作される単一の半導体集積回路または「チップ
」内に通例包含されるディジタル・プロセッサのための
中央処理装置すなわちＣＰＵである。この米国特許には
、並列型演算／論理ユニット（以下ＡＬＵともいう）、
データ及びアドレスのためのレジスタ、命令レジスタ及
び制御デコーダを含む単一チップ形８ビットＣＰＵが示
されており、上記諸部材は全てフォノ・ノイマン（ｖｏ
ｎ　Ｎｅｕｍａｎ）構造を用いて相互接続されており、
そして、データ、アドレス及び命令のための双方向並列
バスを使用している。米国特許第４．０７４゜３５１号
には単一チップ「マイクロコンピュータ」型の装置が示
されており、該装置は、プログラム記憶のためのオンチ
ップＲＯＭ及びデータ記憶のためのオンチップＲＡＭと
ともよに４ビット並列ＡＬＵ及びその制御回路を有して
バーバード（Ｈａｒｖａｒｄ）構造に構成されている。

マイクロプロセッサなる語は、通例、プログラム及びデ
ータ記憶のために外部メモリを使用する装置を指し、−
方、マイクロコンピュータなる語は、プログラム及びデ
ータ記憶のためにオンチップＲＯＭ及びＲＡＭを有する
装置を指す。しかし、これら用語はまた互換的に用いら
れており、本発明の若干の特徴については制限的なもの
ではない。

米国特許第３．７５７．３９６号及び第４．０７４．３
５１号が最初に出願された１９７１年以来、マイクロプ
ロセッサ及びマイクロコンビュ“−夕において、これら
装置の速度及び能ノＪを増大し、且つ、製造費を低減す
るために多くの改良が行なわれており、より小さい空間
、即ちより小さいチップ大きさ内により多くの回路及び
機能を提供するようになってきている。改良されたＶＬ
ＳＩ半導体処理及び写真食刻法により、より狭い線巾及
びより高い解像度が可能となり、回路密度の増大及びよ
り高い速度が得られているが、回路及びシステムの改良
はまた、より小さいチップ大きさをもって増大した性能
を得るという目標に寄与するものである。マイクロコン
ピュータにおけるこれら改良のうちのいくつかは、 米国特許第３．９９１．３０５号、第４．１５６．９２
７号、第３．９３４．２３３号、第３．９２１．１４２
号、第３．９００．７２２号、第３．９３２．８４６号
、第３．９３９．３３５号、第４．１２５．９旧号、第
４．１．５８．４３２号、第３．７５７．３０８号、及
び第３．９８４゜８１６号に開示されている。これら米
国特許に記載されている装置は、バーバード構造であっ
て４ビツト型であり、計算器及び制御器への適用に特に
適する。

この技術の発展に伴うマイクロプロセッサ及びマイクロ
コンピュータ装置の更に他の例が種々の出版物に記載さ
れている。即ち、１９７２年９月２５日ノエレクトロニ
クス（Ｅｌｅｃｔｒｏｎｉｃｓ）誌の第３１頁ないし第
３２頁には、オンチップＲＯＭ及びＲＡ、　Ｍを有する
４ビツト・ＰチャネルＭＯ８形のマイクロコンピュータ
が示されており、このマイクロコンピュータは米国特許
第３．９９１．３０５号に類似したものである。米国特
許第３．７５７．３０６号のマイクロプロセッサに類似
する最も広く用いられている８ビツト・マイクロプロセ
ッサの二つの例が、１９７４年４月１８日のエレクトロ
ニクス誌の第８８頁ないし第９５頁に（モトローラ（λ
Ｉｏｔｏｒｏｌａ）　６８００型）、及び第９５頁ない
し第１００頁に（インテル（Ｉｎｔｅｌ）　８０８０型
）記載されている。６８００型のマイクロコンピュータ
が１９７８年２月２日のエレクトロニクス誌の第９５頁
ないし第１０３頁に記載されている。同様に、８０８０
型の単一チップ・マイクロコンビ、１−夕が１９７６年
１．１月２５日のエレクトロニクス誌の第９９頁ないし
第１０５頁に示されている。

他の単一チップ・マイクロコンピュータであるモスチッ
ク（Ｍｏｓｔｃｋ）　　３８７２型が１９７８年５月Ｉ
Ｉ日のエレクトロニクス誌の第１０５頁ないし第１１０
頁に示されており、また６８００型の改良型が１９７９
年９月１７日のエレクトロニクス誌の第１２２頁ないし
第１２５頁に開示されている。

ｒ９９００フアミリ・システムズ・デザイン」（９９０
０Ｆａｍｉｌｙ　Ｓｙｓｔｅｍｓ　Ｄｅｓｉｇｒ＋）な
る書名の書籍に記載されているパーツ番号’ｉｓ　９９
００のような、ミニコンピユータ命令セットを基礎とす
る１６ビツト・マイクロプロセッサが発展してきている
。

上記書籍は、米国、テキサス州７７００１、ヒユースト
ン市、Ｍ／Ｓ　６４０４　、私書箱１４４３のテキサス
・インスルトルメンツ社（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍ
ｅｎｔｓＩｎｃｏｒｐｒａｔｅｄ）から１９７８年に発
刊されたものであり、米国議会図書館のカタログ番号７
８−０５８００５となっている。８０８０型から発展し
た１６ビツト・マイクロプロセッサである８０８６型が
１９７８年２月１６日のエレクトロニクス誌の第９９頁
ないし第１０４頁に記載されており、また、６８０００
型（６８００型を基礎としたもの）なる１６ビツト・マ
イクロプロセッサが、１９７８年９月１日のエレクトｏ
　、＝、　ツタ・デザイン（Ｅｌｅｃｔｒｏｎｉｃ　Ｄ
ｅｓｉｇｎ）誌の第１００頁ないし第１０７頁に、及び
ＩＥＥＥコンピュータ（ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ）
誌、第１２巻、第２号（１９７９年）の第４３頁ないし
第５２頁に記載されている。

これら従来の８ビツト及び１６ビツトのマイクロプロセ
ッサ及びマイクロコンピュータは、多重アドレス／デー
タバスを有するフオン・ノイマン（Ｙｏｎ　Ｎｅｕｒｎ
ａｎｎ）構造の汎用処理処置であり、そのうちの若干は
、ガタグ（Ｇｕｔｔａ、ｇ）　、々クドナフ（ＭｃＤｏ
ｎｏｕｇｈ　）及びローズ（Ｌａｗｓ　）による１９８
０年１１月２４日出願の米国特許出願筒２０９．９１５
号、またはへイン（Ｈａｙｎ）　、マクドナフ及びベレ
イ（ｆ３ａｌｌａｙ）による１９８１年４月１３日出願
の米国特許出願筒２５３．６２４号（いずれもテキサス
・インストルメンツ社に譲渡されている）において、及
びＩＥＥＥスペクトラム（ＩＥＥＥ　Ｓｐｅｃｔｒｕｍ
）誌、１９７３年３月号の第２８頁ないし第３４頁にマ
クケビット（Ｍａｋｅｖｉ目）及びベイリス（Ｂａｙｌ
ｉｓｓ）により、または１９７９年１２月の第１１回年
次マイクロプログラミング研究会会報（Ｐｒｏｃｅｅｄ
ｉ口ｇｓ１１　ｔｈ　Ａｎｎｕａｌ　Ｍｉｃｒｏｐｒｏ
ｇｒａｒｎｍｉｎｇ　Ｗｏｒｋｓｈｏｐ）にステインタ
（Ｓｔｉｎｔｔｅｒ）及びトレデニツク（Ｔｒｅｄｅｎ
　ｉｃｋ　）によって記載されているように、マイクロ
コード式となっている。マイクロコーディングは、最初
１、９５１年にウィルケス（Ｗｉ　１ｋｅｓ）が述べた
ものであり、命令語によって入れられるマイクロ命令シ
ーケンスを記憶するために制御ＲＯＭを用いる。

プログラマは高いレベルの機械語でプログラムを書く。

従って、アセンブリ言語コード文の数を減らすことがで
き、従って、プログラム作成費が低減する。

本発明の要約 これに対して、本発明の特徴は、以降に説明する実施例
に従って専用高速度マイクロコンピュータ装置に好まし
く採用できるものであり、この実施例は、速度及び性能
上のかなりの利点を得るために、いくつかの主要な点に
おいて上記従来のマイクロプロセッサ装置と異なってい
る。この本発明装置は、一般に、バーバード構造を変形
した非マイクロコード式処理装置である。

本発明の主目的は、改良された特徴を有するマイクロコ
ンピュータ装置及びシステム、特にリアルタイム・ディ
ジタル信号処理等に好適するマイクロコンピュータ装置
及びシステムを提供することにある。本発明の他の目的
は、能力を増強した高速度マイクロコンピュータを提供
することにある。

概略説明すると、本発明の一実施例によれば、本発明の
諸特徴は、プログラム及びデータのための別々のアドレ
ス及びデータ経路とともに別々のオンチップ形プログラ
ムＲＯＭ及びデータＲＡＭを有する単一チップ形マイク
ロコンピュータ装置を用いるリアルタイム・ディジタル
信号処理のためのシステムに含まれている。外部プログ
ラムアドレスバスがあるので、操作符号を外部データバ
スによって復帰させた状態で、延長モードにおいてオフ
チップ・プログラム取出しを行なうことができる。バス
交換モジュールにより、特殊の環境における別々の内部
プログラム及びデータバス相互間の転送ができる。内部
バスは１６ビツトであり、一方、Ａ　Ｌ　Ｕ及びアキュ
ムレータは３２ビツトである。乗算回路が、ＡＬＵに対
する３２ビット出力をもって、ＡＬＵと別に単一ステー
トの１６　Ｘ　１．６乗算機能を行なう。ＡＬＵに対す
る一つの入力が符号拡張をもって０ないし１５ビツト・
シフタを通過する。

本発明の新規な特徴及び特性は特許請求の範囲に記載し
た如きである。しかし、本発明それ自体並びに本発明の
他の特徴及び利点は図面を参照して行なう以下の詳細な
説明から理解できる。

実施例 以下、具体的な実施例について詳細に説明する。

マイクロプロセッサ ここに説明するマイクロコンピュータ装置は、主として
信号処理のために使用されるが、その概念はいろいろな
形態のプロセッサ装置に使用することができ、それらの
プロセッサ装置は多くの様々なシステムに使用すること
ができる。すなわち、１実施例では、マイクロコンピュ
ータは第１図に一般化した形式で示したシステムに使用
されている。そのシステムは、たとえば、音声通信シス
テム、音声分析システム、小型の“個人用“または“家
庭用”コンピュータ、単一ボード汎用マイクロコンピュ
ータ、ワードプロセッサ、デイスプレィとタイプライタ
形キーボードを備えていてローカル処理能力を有するコ
ンピュータ端末装置、あるいはいろいろなタイプの多く
の応用のうちのひとつであってもよい。

このシステムは、後述する単一チップＭＯ８／ＬＳＩ中
央処理ユニット（以下ＣＰＵともいう）すなわちマイク
ロコンピュータ１０、プログラムまたはデータ記憶装置
１１、および入出力装置すなわちＩ１０装置１２を有し
ている。

一般に、代表的なシステムのＩ１０装置１２は、アナロ
グ・デジタル変換器および（または）デジタル・アナロ
グ変換器、モデム・−キーボード、ＣＲＴデイスプレィ
、ディスク駆動装置等を有している。Ｉ１０装置１’２
は汎用プロセッサに対する結合部を備えているものが多
い。

すなわち、マイクロコンピュータｌＯは、Ｉ１０装置１
２を介してインタフェースされ、より大きなシステムに
おける付加プロセッサになる。マイクロコンピュータ１
０、プログラムデータ記憶装置１１およびＩ１０装置１
２は、２個のマルチビット並列のアドレス・バスＲＡと
データ・バスＤ１および制御バス１３によって相互に連
絡されている。マイクロコンピュータ１０は適当な供給
電圧と水晶入力端子を有している。たとえば、マイクロ
コンピュータ１０は単相＋５Ｖの供給電圧Ｖｄｄと接地
Ｖｓｓを用いており、マイクロコンピュータ１０の端子
Ｘ１とＸ２には一定のシステム調時を制御する水晶が接
続されている。マイクロコンピュータｌＯは２０ＭＨｚ
の水晶入力をもつ非常に高速な装置であって、ある実施
例の場合、毎秒５００万回の命令実行速度を備えている
マイクロコシピユータ１０は、デジタル・フィルタリン
グ、テレコミュニケーション・モデム（変調、復調）の
ための信号処理、線形予測コード（ＬＰＧ）　、音声信
号のデータ圧縮、高速フーリエ交換、など大規模な逐次
信号処理問題に役立つことを特にねらっており、また、
一般に、検出信号発生、混合、位相トラッキング、角度
測定、フィードバック制御、刻時回復、相関、たたみ込
みあるいは合成（ｃｏｕｖｏｌｕｔｉｏｎ）等を含む集
中的アナログシステム機能のほとんどすべての計算に向
いている汎用マイクロコンピュータである。さらに、マ
イクロコンピュータＩＯは、座標変換、定数係数をもつ
線形微分方程式の解、平均等など制御や信号処理のため
の計算要求と同様な計算要求をもつ用途に対して使用で
きる。マイクロコンピュータ１０は、後で説明するよう
に、普通は、ｆ１０装置１２を介して９９０００．８６
００あるいは６８０００などの汎用プロセッサにインタ
フェースされ、処理システムを構成する。

好ましい実施例では、オンチップ・プログラムＲＯＭ１
．４およびデータＲＡＭ１５を有するマイクロコンピュ
ータについて説明するが、本発明のいくつかの概念は、
図示したオンチップ記憶装置の代りにすべてオフチップ
のプログラム記憶装置および（または）データ記憶装置
である単一チップ・マイクロプロセッサに使用できる。

もつとも、オンチップ記憶装置を使用禁止にする操作モ
ードが準備されている。マイクロコンピュータＩＯは、
現在一般的である多重化双方向バスの代りに、２個の独
立した外部プログラム・アドレス・バスとデータバスを
もつように図示しであるが、ここに開示したいくつかの
特徴は、バスが多重化されていても利用することができ
る。バスを分離すること、およびプログラム記憶装置と
データ記憶装置とを分離することの利点は、処理速度で
ある。

一般に、第１図のシステムは次のように機能する。すな
わち、マイクロコンピュータｌＯは、内部でＲＯＭ１４
をアクセスすることによって、あるいは外部にＲＯＭア
ドレス・バスＲＡ（および制御バス１３のＲＣＬＫ、−
）を通じて記憶装置ｔｉヘアドレスを送ることによって
命令語を−取り出す。もし外部であれば、記憶装置１．
１のアドレスされたロケーションからデータ・バスＤを
通して命令語を受は取る。この命令は、次のマシン・サ
イクル（２０ＭＨｚのクロックすなわち水晶ＸＩ。

Ｘ２により定義される２００ナノ秒の長さをもつ）にお
いて実行される一方、新しい命令が取り出される。命令
の実行は、オペランドのためオンチップＲＡＭ１５をア
クセスすること、または結果をデータＲＡＭ１５へ書き
込むこと、およびＡＬＵ内での演算または論理操作が含
まれる。

実施例について詳細に述べると、内部でＲＯＭ１４へ、
または外部でＲＡババス加えられた１２ビツトの命令ア
ドレスは、ＲＯＭ１４や記憶装置１１内の２１１すなわ
ち４に語のプログラム命令または定数を直接アドレスす
る。記憶装置１１から読み取っているとき、ＤＥ！ｌ　
　（データ・バス使用許可バー）指令が制御バス１３上
に表明される。

また、記憶装置１１に書き込むことも可能であり、この
ために、ＷＥ−（書込み許可バー）指令がマイクロコン
ピュータ・１０によって制御バス１３の１つに表明され
る。ＷＥ−指令が書込み機能を許可するように、記憶装
置ｔｉはそのアドレス空間のいくつかまたはすべてに読
取り／書込み記憶装置を含むことができる。

Ｉ１０装置１２は、ポートとしてアドレスされる。外部
の装置１２に対する、このインタフェースはアドレス・
バスＲＡ、データ・バスＤおよび制御バス１３を使って
なされる。しかし、Ｉ１０装置１２は、記憶装置１１の
ような論理アドレス空間内にロケーションを占めること
はない。これは、通常の記憶域割当形Ｉ１０装置とは対
照的である。

Ｉｌｏすなわち周辺装置１２を通すデータの入出力は、
周辺装置１２内の８個の１６ビツトポートＰｏ−Ｐ７の
１つを選択するためバスＲＡからの３ビツトフイールド
のＲＡｐを使用する。各ポートはＤＥＮ−またはＷＥ−
指令によって入力または出力のいずれかに定義すること
ができるから、実質上、インが８個、アウトが８個、計
１６個の１６ビツト部がある。選択された１６ビツト・
ポートはＲＡｐとＤＥＮ−（またはＷＥ−）によってア
ドレスされ、そのあと、バスＤを通して読取りまたは書
込みのためアクセスされる。その操作は２つの命令ＩＮ
またはＯＵＴの一方を使用する。

すなわち、制御バス１３上のＷＥ−は書込みすなわちＯ
ＵＴの場合に使用され、またＤＥＮ−は読取り、すなわ
ち、ＩＮの場合に使用される。

制御バス１３上のＲＯＭクロックＲＣＬＫは、ＤＥＮ−
またはＷＥ−のどちらかが使用中であるときを除きどの
マシンサイクルにおいても使用される。すなわち、記憶
装置１１は、各マシンサイクルにおいてオフチップから
の予想される命令語のアクセスのためＲＣＬ　Ｋ−よっ
て起動される。

しかし、もしＤＥＮ−またはＷＥ−を使って周辺装置１
２をアクセスする場合には、ＲＣＬＫ−は生じない。

制御バス１３上のリセット信号Ｒ８−は、プログラム・
カウンタとアドレス・バスＲＡをクリヤしくゼロにリセ
ットする）、データ・バスＤを高インピーダンス状態に
セットし、そして−記憶装置制御指令ＤＥＮ−１ＷＥ−
およびＲＣＬＫ−を非使用（高）状態にセットする。マ
イクロコンピュータ１０内のすべてのアドレス・レジス
タおよび一時データ・レジスタは、ＲＯＭ１４内のリセ
ット・ルーチンによってクリヤされるが、内部のＲＡＭ
はクリヤされない。このようにして、周辺装置１２（主
プロセツサなど）の制御を表明する、すなわち始動また
はパワーオンの手順を開始することができる。

制御バス１３上の割込み信号ＩＴＮ−は、マイクロコン
ピュータ１０に実行を停止させ（現在のＲＯＭアドレス
を保存する）、そして割込みがプログラムによってマス
クされない限り、割込みベクトルアドレスに向かわせる
。

制御バス１３上のＭＥ／ＳＥ−は、マイクロコンピュー
タ１０に対し記憶装置拡張モードかシステム・エミュレ
ータ・モードかを定義する。このビンが高電圧（＋Ｖｃ
ｃに）に保たれているとき、マイクロコンピュータはオ
ンチップＲＯＭとオフチップ記憶装置ト１からの命令を
実行する。しかし、低電圧（Ｖ　ｓｓ）のときは、マイ
クロ・コンピュータＩＯはシステム・エミュレータ・モ
ードであり、実行はＦＲＯＭ、ＥＰＲＯＭまたはＲＡＭ
である記憶装置１１からの命令のみでなされるから、プ
ログラムを容易に変更することができる。

マイクロコンピュータ・チップ マイクロコンピュータ１０の内部構成を、第２図に詳細
なブロック・ダイヤグラムで示す。この装置は、標準形
４０ピン・デュアル・インライン・パッケージ、すなわ
ち、チップ支持体に取り付けた単一チップ半導体集積回
路である。パッケージの１６本のビン、すなわち、端子
は１６ビツトデータ・バスＤのために使われ、１２本は
アドレス・バスＲＡのために使われ、残りの端子は電力
源Ｖ　ｄｄ、　Ｖ　ｓｓ、水晶Ｘ１．Ｘ２、および制御
ノくス１３のために使われる。

プログラム記憶装置１４およびデータ記憶装置１５のほ
かに、マイクロコンピュータｌＯは、第１図のシステム
に対する中央処理ユニット、すなわち、ＣＰＵを有して
いる。このＣＰＵは、３２ビツト演算／論理ユニツ［−
Ａ　Ｌ　Ｕ、オペランドと結果を保持するための３２ビ
ツト・アキュムレータＡｅｃ、ＡＬＵから独立している
乗算器Ｍ、Ａ、ＬＵに対し１つの入力であるシフタＳ、
状態すなわち標識デコーダＳＤ、および現在の命令語を
受は取ってＣＰＵおよびマイクロコンピュータｌＯのデ
ータ記憶装置に対し制御ビットを発生する命令デコーダ
ＩＤＩを含んでいる。

プログラム記憶装置１４は、該装置をアクセスするため
に使われた、あるいはバスＲＡを通して記憶装置１１へ
送られた、命令アドレスを保持するプログラム・カウン
タＰＣ，装置１４から命令語を受は取る命令レジスタＩ
Ｒ，プログラム記憶装置アドレスを保存するスタックＳ
Ｔ１および現在の命令語を受は取１てマイクロコンピュ
ータのプログラム記憶部に対し制御ビットを発生する命
令デコーダｉＤ２に関連している。命令デコーダＩＤＩ
とＩＤ２は、組合せて１個のより大きな制御ＲＯＭにす
ることもできるし、あるいはより小さなＰＬＡまたはラ
ンダム論理に分割できることはもちろんである。

データ記憶装置１５に関連しているのは、データ記憶装
置１５に対する２個の補助アドレス・ルジスタＡＲＯ，
ＡＲＩ、データ記憶装置アドレスとして使用されレジス
タＡＲＯとＡＲＩを選択するページ・レジスタＡＲＰ、
データ記憶装置アドレスのいくつかのビットを保持する
データ・ベージ・バッファＤＰである。

ＣＰＵは、２個の内部バス、１６ビツト・プログラム・
バスＰ−Ｂｕｓ、およびＩ６ビ・ソトデータ・バスＤ−
Ｂｕｓの近くに配置されている。プログラム・アクセス
とデータ・アクセスは、同時に起ることが可能であり、
アドレス空間は独立している。したがって、マイクロコ
ンピュータは、バーバード構成になっているが、バス交
換モジュールＢＩＭは、Ａｃｃからプログラム・カウン
タＰＣをローディングすること、たとえば、Ｐ−ＢＵＳ
、、ＢＩＭ、およびＤ−ＢＵＳを通して定数をＲＯＭ１
４にアクセスすることを許す。

信号処理用マイクロコンピュータに対する三大要求は、
高速演算と柔軟性である。演算性能は、独立した主とな
るオンチッププログラムおよびデータ記憶装置Ｉ４．１
５、大きな単一アキュムレータＡ　ｃｃ、および並列乗
算器Ｍを使用することによって実現される。特殊な操作
、データ移動は、データ記憶装置１５内で定義され、こ
れはたたみ込みまたは合成（以下単にたたみ込みと称す
る）操作における性能を高めるものである。柔軟性は、
後で表Ａを参照して説明するように命令セットを定義す
ること、記憶拡張を組み入れること、および単一レベル
の割込みによって得られている。

マイクロコンピュータは、たとえば、２にすなわち２１
語以下のオンチップ・プログラム記憶装置１４で構成す
ることができるが、その構成は、記憶装置Ｉｔに外部プ
ログラム記憶装置を追加することにより４にすなわち２
１ｔまで記憶拡張が可能である。加えて、独立したモー
ドはマイクロコンピュータ１０をシステム・エミュレー
ション装置として構成することを許容し、この“システ
ム・エミュレータ“　・モードの場合には、４にの記憶
空間全部が外部にあって、ＲＯＭ１４は使用されない。

中　処理ユニットＣＰＵ 演算／論理ユニットすなわちＡＬＵは、３２の並列段か
ら成っており、各独立段はその二つの入力ビットについ
て演算または論理機能を行なって、１ビツト出力とけた
上げ／けた下げ信号を出す。

ＡＬＵを通過するデータに関して行なわれる特定の機能
は、プログラム・バスＰ−ＢＵＳによって命令デコーダ
ＩＤ１に加えられたＩＲ内の現在の１６ビツト命令語に
よって定義される。ＡＬＵは、二つの３２ビツト・デー
タ入力ＡＬＵ−ａ。

Ａ　Ｌ　Ｕ　−ｂと、アキュムレータＡｓｓに対する３
２ビツト・データ出力ＡＬＵ−ｏをもっている。

ＡＬＵ−ａ入力は常にアキュムレータＡｃｃからであり
、ＡＬＵ−ｂ入力は常にシフタＳまたは乗算器Ｍ内の３
２ビツト積レジスタＰのどちらかからである。ＡＬＵ−
ｂ入力の送信側は、入力選択回路ＡＬＵ−ｓによって定
義され、回路ＡＬＵ−ｓは現在の命令語の内容すなわち
デコーダＩＤＩの出力“Ｃに基いてこれら２つのうちか
ら選択する。

シフタＳは、Ｄ−ＢＵＳから１６ビツトの入力Ｓｉを受
は取ってゼロから１５位置左ヘシフトした３２ビツトの
出力ＳＯを発生する。左ヘシフトされたデータはゼロに
される、すなわち、データが左ヘシフトされるとすべて
の右側のビット位置はゼロで満される。独特の特徴は、
上位のビットがシフト操作において符号拡張されること
である。

ＡＬＵは２の補数で動作する。シフタＳは、ラインＳｐ
を通してＰ−ＢＵＳからの４ビツト値でロードされるシ
フト制御装置Ｓｃを有しており、演算命令はＤ−Ｂｕｓ
からＡＬＵ−ｂ入力へ向う経路においてシフトされるビ
ットの数を直接定義することができる。

この説明においては、最下位ビットすなわちＬＳＢを右
側、最上位ビットすなわちＭＳＢを左側とみなすことに
するから、左シフトはＭＳＢに向ってである。ビットＯ
はＭＳＢであり、ビット１５はＬＳＢである。データは
、通常、この構成において符号付きの２の補数で取り扱
われる。

乗算器Ｍは、けた上げ正方向送り（フィードホワード）
を使用してダイナミック／スタチック論理で、ブース算
法を実行するように構成された１６Ｘ１６乗算器である
。乗算器Ｍに対する入力の１つは、Ｔレジスタである。

Ｔレジスタは、ラインＴｉを通してＤ−Ｂｕｓから受は
取った被乗数を一時記憶するための１６ビツト・レジス
タである。他の１６ビツト入力はラインＭｉを通るＤ−
Ｂｕｓからのものである。すなわち、この乗算器の入力
は、データ記憶装置１５からでもよいし、あるいは命令
語から直接導いた（ロードされ、右そろえされ、そして
符号拡張された）１５ビツトの乗算即時値であってもよ
い。

ＡＬＵは、常にそのＡＬＵ−ａ入力としてアキュムレー
タＡｃｃの内容を受は取って、常にその出力をＡｃｃ内
に記憶させる、すなわち、Ａｃｃは常に最終受信地であ
り、かつ−次オペランドでもアル。

ＡＬＵは加減算を行ない、また論理積、論理和および排
他的論理和の論理操作を行なう。論理操作の結果はＡｃ
ｅの下半分（ビット１６−３１）とデータ記憶装置１５
がらの１６ビツト値の間ニある。

データ記憶装置の値はシフタＳ（ゼロシフトで）を通過
するので、ＭＳＢの論理操作結果に対するオペランド（
ビットθ〜１５）は七〇である。

アキュムレータに入る最終的な３２ビツトの結果は、し
たがって二つの部分になる。すなわち、ビットＯ〜１５
はゼロで論理積がなされた（または論理和等がなされた
）Ａｃｅビット０〜１５であり、ビット１６〜３１の結
果はデータ記憶装置の値で論理積等がなされたＡｃｅピ
ッ１−１６〜３１である。アキュムレータＡｃｃの出力
は、３２ビットＡＬＵ−ａ入力に対するもののほかに、
上位１６ビツト出力Ａｃｃ−Ｈ（ビット０〜１５）と下
位１６ビツト出力Ａｃｅ−Ｌ（ビット１６〜３１）があ
る。この上位および下位１６ビツトＡｃｃ語をデータ記
憶装置Ｉ５に記憶させるために、別個の命令５ＡＣＨ“
アキュムレータ上位を記憶せよ°と命令５ＡＣＬ″アキ
ユムレ一タ下位を記憶せよ”が用意されている。

状態デコーダＳＤは、Ａｃｃを更新する命令が実行され
るときは必らずＡｃｃを更新する。ＳＤの４ビツトは、
ＯＶ、ＬＳＧ、Ｚである。アキュムレ−夕のオーバフロ
ー（またはアンダフロー）は、ＯＶビットで指示され、
ゼロより小さいＡｃｃの内容はＬビットで指示され、ゼ
ロより大きいＡｃｃの内容はＧビットで指示され、ゼロ
に等しいＡｅｃの内容はＺビットで指示される。割込み
があると、ＯＶビットはオーバフロー・フラッグ・レジ
スタ内に保存されるが、他のビットは次のアキュムレー
タ命令が実行される時点までは利用することができる。

アキュムレータ・オーバフロー・モード・レジスタは、
直接プログラム制御を受けて信号処理計算における飽和
した結果を考慮した単一モード・レジスタＯＶＭ（ＳＤ
に含まれている）である。

オーバフロー・モード・レジスタＯＶＭがリッセトされ
ると、オーバフローの結果は、Ａ　Ｌ　Ｕ　−。

を通して、修正なしにＡ　Ｌ　ＵからアキュムレータＡ
ｃｃにロードされる。オーバフロー・モード・レジスタ
がセットされると、オーバフローの結果は、Ａ　Ｌ　Ｕ
の最大または最小表示可能値にセットされ、アキュムレ
ータＡｃｅにロードされる。最大値か最小値かは、オー
バフロー・ビットの符号で決められる。これにより、信
号処理の応用においてＡ、ｃｃの飽和した結果が容認さ
れ、アナログ信号の飽和処理をモデル化することができ
る。

ＳＤ内の独立した状態ビットは、現在使用されている補
助レジスタＡＲＯまたはＡＲＩの状態を監視して、現在
使用されている補助レジスタ（すなわち、ループ・カウ
ンタ部分）の９個のＬＳＢがすべてゼロである状態を検
出する。このビットは、補助レジスタがゼロでない場合
の条件付き分岐命令ＢＡＲＮＺ、すなわち“補助レジス
タがゼロでない場合分岐せよ”のために使用される。

入出力状態ビットＩ１０　　ＳＴ−は、制御バスの一部
である外部ビンであって、周辺装置１２の状態を質問す
るため“Ｉｌｏがゼロの場合分岐せよ“命令ＢＩＯＺを
与える。そのＢＩＯＺ命令によってサンプルされたとき
、Ｉｌｏ　　ＳＴ−ビン上がセローレヘルであれば分岐
させる。

バス交換モジュールＢＩＭは、Ｄ−ＢＵＳ上の１６ビツ
ト値の下位１２ビツトと、ｐ−ＢＵＳ上の下位１２ビツ
トとを交換する。この操作は、命令としてプログラマ−
が利用することはできない。

しかし、テーブル探索命令ＴＢＬＲＡまたはテーブル書
込み命令ＴＢＬＷなどの命令において、あるいはＡｃｃ
内の完成したアドレスをサブルーチン拡げるため使用す
ることができるアキュムレータ呼出し命令ＣＡＬＬＡに
おいて、固有の操作として代りが必要である。Ｐ−ＢＵ
Ｓ上のＩＲからの１６ビツト値は、ＲＡＭ内に記憶させ
るため、たとえばテーブル読取りのため、ＢＩＭを通し
てＤＢＵＳにロードすることができる。

プログラム記憶装置のアドレス指定 プログラム記憶装置１４は、命令レジスタＩＲに対し１
６ビツト出力を発生するため１６に区分されたＲＯＭで
ある。このＲＯＭは入力ライン１４ｂ上の１１ビツトま
たは！２ビット・アドレスに基いて１つの１６ビツト命
令語を選択するデコーダを使用している。実施例では、
ＲＯＭ　ｌ　４は、２に以下の語を有するから、１．１
ビツト・アドレスを使用することができる。しかし、オ
ンチップ・プログラム記憶装置は、１２ビツト・アドレ
スをもつ４に語まで拡張することができる。

ＲＯＭＩ４の回路は、後で説明するように高速記憶に特
に適している。アドレス人力１４ｂは、実行中の命令の
次の命令のアドレスが入っている１２ビツトレジスタで
あるプログラム・カウンタＰＣからアドレスを受は取る
。すなわち、ある命令に対し命令デコーダＩＤＩとＩＤ
２の出力側における制御ビット＃Ｃが正当である時点に
おいて、ＰＣには次の命令のアドレスが入っている。

ＲＯＭ１４からＩＲ内に次の命令を読み取るためプログ
ラム・カウンタ部分内のアドレスがデコーダ１４ａに入
った後、ＰＣは別の命令を取り出す準備としてＰ　Ｃｉ
ｎｃを通して増分される。すなわち、ＰＣはＩＤ２から
の制御ビット”Ｃの制御を受けて自己増分する。プログ
ラム・カウンタＰＣからの出力ＰＣｏは、ラインＲＡｐ
ｃ、セレクタＲＡｓ　　（および図示していない出力バ
ッファ）、および出力ラインＲＡｏを通して外部ＲＡバ
バス、そしてマイクロコンピュータの１２本の出力ビン
へ加わる。ＲＡババスＲＡＯ−ＲＡＩ　ｌ）は１．セレ
クタＲＡｓがあるモードにあるときは、ＲＡｐｃを通し
てＰＣの出力を含んでおり、またＩ１０命令ＩＮおよび
ＯＵＴを実行しているときは、３ビツトのポートアドレ
ス人力ＲＡｉを含んでいる。

ＰＣ内のアドレスが、ＲＯＭ１４内の最上位アドレスよ
り上であれば必らず記憶装置１１に対しオフチップ・プ
ログラム・アドレス指定がなされる。

しかしながら、マイクロ・コンピュータは主としてオン
チップＲＯＭ１４で動作するように設計されているから
、マイクロコンピュータの多くの用途に対しプログラム
命令のためオフチップ取出しは必要ないであろう。プロ
グラム・カウンタＰＣは、分岐または呼出し命令に対し
、Ｐ−ＢｔｌＳからセレクタＰＣｓおよび入力ＰＣｉを
通してロードすることができ、あるいは、“アキュムレ
ータ呼出し゛命令ＣＡＬＬＡまたはテーブル読取りおよ
びテーブル書込みに対しＡｃｃ−ＬＸＤ−８１１３。

Ｂ　ＩＭ、Ｐ−ＢＵＳ、ＰＣｐおよびＰＣｉを通してア
キュムレータＡｃｃからロードすることができる。

レジスタ・スタックＳＴは、サブルーチンおよび割込み
呼出しにおいてＰＣの内容を保存するために使用される
。図示実施例の場合、スタックＳＴは、先入れ後出し、
後入れ先出方式レジスタとして作られた４個の１２ビツ
ト・レジスタを有しているが、それよりも多くまたは少
ない数のレジスタを使用することも可能である。プログ
ラム・カウンタＰＣの現在の内容は、ラインＰＣ５Ｔを
通してスタックの一番上のレジスタＴＯ８に“ブツシュ
する”ことによって保存される。連続するＣ　Ａ　Ｌ　
１．命令は、先の内容がシフトされると、ＰＣの現在の
内容をＴＯ３にブツシュし続けるから、４個までの入れ
子サブルーチンを収容することができる。サブルーチン
は、スタックを″ポツプする“戻り命令ＲＥＴを実行す
ることによって終了し、ラインｐｃｉ　、セレクタＰＣ
ｓおよび入力ＰＣｊを通してＴＯ３の内容をプログラム
・カウンタＰＣへ戻し、プログラムが最後の呼出しまた
は割込みの前に達した個所から続行することができるよ
うにする。ＴＯ８がポツプされると、スタックＳＴのそ
れより下のレジスタ内のアドレスが１位置だけ移動する
。呼出し命令または割込みによって開始された各サブル
ーチンは、ＲＥＴ命令によって終了しなければならない
。

図示実施例の場合、ＲＯＭ１４は、１５３６語を有して
いるから、４にプログラム・アドレス空間の残部、すな
わち２５６０語はオフチップの記憶装置１１の中にある
。記憶装置拡張制御ビンＭＥ／ＳＥ−が論理Ｉにおいて
高いとき、マイクロコンピュータは０〜１５３５の範囲
のＰＣ内のプログラム・アドレスをＲＯＭ１４に対する
オンチップのアドレスであると解釈し、そして１５３６
〜４０９５の範囲のアドレスをオフチップのアドレスで
あると解釈してＰＣの内容をＲＡｐｃおよびＲＡｏを通
してＲＡババス送り出す。各マシン状態に対しデコーダ
ＩＤ２によって作られた出力ストロープＲ−ＣＬＫ−は
、外部記憶装置１１を使用許可にする（ＩＮまたはＯＵ
Ｔ命令が実行されているときは除く）。

オフチップのプログラム記憶装置１１がアクセスされる
と、記憶装置から読み取られた命令語は外部バスＤに加
えられ、そこから、入出力制御装置ＤＣおよびラインＤ
ｐを通して内部のＰ−Ｂｕｓに加えられる。すなわち、
これは１６ビツト命令であって、ＩＲを通してのＲＯＭ
１４の出ツノと同様に、それは実行するためデコーダＩ
ＤＩとＩＤ２にロードされ、あるいは１２ビツトがＰＣ
ｐを通してプログラム・カウンタＰＣにロードされるか
そうでなければオンチップ命令取出しとして使用される
。

ＭＥ／ＳＥ−ピンがゼロであると、マイクロコンピュー
タはシステム・エミュレータ・モードになる。４　Ｋプ
ログラム・アドレス空間全部がオフチップであるから、
すべてのＰＣアドレスはＲＡｐｃおよびＲＡｏを通して
ＲＡババス加えられる。このモードは、利用側が開発中
のシステムまたはプログラムである場合にはＲＯ！Ｖ１
１ｄｌのための最終的コード変換ができ上る前に必要で
ある。すなわち、マイクロコンピュータｌＯは、新しい
プログラム（ＲＡＭまたは記憶装置１１のＥＰＲＯＭ内
に記憶させた）を調べ手直しすることができるように、
コートをＲＯＭに永久的にプログラムしておかなくても
動作することができ、したがって、最終的コードが確立
したとき、このコードをＲＯＭ１４にマスク・プログラ
ムして、マイクロコンピュータｌＯが大量に作られる。

いずれのモードにおいても、最初の２つのアドレス００
００と０００１はリセット機能のために使われる。リセ
ットビンＲ８−が低くなると、すべてがゼロのアドレス
は、後で説明するが、プログラム・カウンタＰＣの中に
入れられる。さらに、第３のアドレスが割込めベクトル
のために予約される。すなわち、ＩＮＴ−ビンが低くな
ると、割込みルーチンを開始するためアドレス０００２
がプログラム・カウンタＰＣに入れられる。

データ記憶装置のアドレス指定 図示実施例におけるデータ記憶装置１５は１４４個の１
６ビツト語を有しており、したがって、ＲＡＭアドレス
・デコーダ１５Ｂに対するアドレス入力１５ａ上には８
ビツトのアドレスが必要である。しかし、ＲＡＭｆ５は
５１２語までの語をもつように構成することができ、９
ビツトのアドレスを必要とするから、そのアドレス指定
の方法については、いくつかの実施例では使われないア
ドレス・ビットのところで説明することとする。

ＲＡＭ１５の各々の１２８語のブロックは１ベージとみ
なせるから、ページ内のデータ記憶装置１５の１２８語
までの語を直接アドレスするため、入力１５ｃを通して
ｌ”−ＢＵＳ上にあるプログラム記憶装置１４からの命
令語内の７ビツトのアドレスフィールドか使用される。

そのページはデータ・ページ・バッファＤＰによって選
択される。

代りに間接的にアドレス指定する場合、図示実施例では
２個の補助レジスタＡ、　ＲＯとＡＲｌが使われるが、
これらの１６ビツト補助レジスタは８個まで使用するこ
とができ、ＲＡＭ１５に対する間接アドレス源として現
に使用されている特定のレジスタを補助レジスタ・ポイ
ンタＡＲＰと定義する。２個のレジスタＡＲＯとＡ、Ｒ
Ｉの場合には、ポインタＡＲＰはｌヒツトのみであるが
、８個の補助レジスタをもつ実施例の場合には、ポイン
タＡＲＰは３ビツト・レジスタである。１６ビツト補助
レジスタＡＲＯとＡＲＩは、後述するように、間接アド
レス命令、あるいは記憶、ロードまたは修正補助レジス
タ命令ＳＡＲ，ＬＡＲ，ＭＡＲの制御を受ける。補助レ
ジスタの下位部分からの９ビツトアドレスは、セレクタ
１５ｄ、ライン１５ｅ１セレクタ１５ｆ、およびライン
１５ｇを通してアドレス人力１５ａに加えることができ
、その経路はＩＤＩからの制御ビット＃Ｃによって定義
される。補助レジスタの１つをＲＡＭアドレス源にする
場合には、セレクタ１５ｄはアドレス人力１５ａとして
ライン１５ｅ上の値を使用する。これに対し、Ｐ−Ｂｕ
ｓをＲＡＭアドレス源にする場合には、セレクタ＋５ｄ
は、入力１５ｃからの７ビツト・アドレスと、データ・
ページ・レジスタＤＰからのｌビットの（３゛ビツトま
たは４ビツトまで拡張可能）ページ・アドレスを使用す
る。セレクタ＋５ｆは、命令によって定義された通りに
Ｐ−Ｂ［ＪＳからロードされるポインタＡＲＰによって
制御される。

補助レジスタは間接アドレス指定のために使われ、その
場合には、命令はＲＡＭ＋５に対し完全なアドレスを有
する必要はなく、代りにこのアドレスに対し補助レジス
タを使うことを規定するだけである。そのような命令は
、さらに選択された補助レジスタに対し増分または減分
を規定することができる。その場合には、ＡＲＯまたは
Ａ、Ｒ１の９個のＬＳＢが経路Ｉｎｃを通して＋１また
は−１だけ変更される。したがって、補助レジスタはル
ープ・カウンタとして使用できる。また補助レジスタは
ラインＡ　Ｒｉｏを通してＤ−バスによってアクセスさ
れるから、これらのレジスタは雑作業用レジスタとして
使用できるし、またはループ・カウントを開始するため
最初にロードすることもできる。

データ記憶装置１５は、Ｄ−ＢＵＳおよび入出力回路１
５ｉを使って、ライン１．５　ｇを通してアクセスされ
る。データ記憶装置の構成は、マイクろコンピュータＩ
Ｏの重要な特徴によりＲＡ　Ｍ　１５内でデータの完全
な移動が許されるようになっている。命令制御を受けて
、あるアドレスにあるデータは、Ａ　Ｌ　ＵやＤ−ＢＵ
Ｓを使わないでｌマシン・サイクル内で次のより上位の
ロケーションへ移すことが可能である。したがって、た
とえば、加算中、アクセスされたデータを次のより上位
のアドレスへ移すことが可能である。

入出力機能 マイクロコンピュータ・チップ１０からのデータの入出
力には、データ・バスＤと、制御バス１３のラインのう
ちの２本を使用する。２本のラインはデータ使用許可バ
ーＤＥ−と書込み許可バーＷＥ−である。データの入出
力機能のため２つの命令ＩＮとＯＵＴが使われる。外部
データ・バスＤは、入出力制御装置・データ・バッファ
ＤＣとラインＤｄによって内部データ・バスすなわちＤ
−ＢＵＳに連絡されている。

命令ＯＵＴが実行されているときを除き、ＤＣからデー
タ・バスＤ−Ｂｕｓに対する出力が常に高インピーダン
ス状態におかれるように、ＤＣ内の出力バッファは３個
から成っている。すなわち、この目的のために、ＯＵＴ
をデコードしないときは必らず命令デコーダＩＤＩから
の制御ビット＃Ｃの１つが出力バッファを高インピーダ
ンス状態にセットする。ＩＮ命令が存在するときは、デ
ータ制御装置ＤＣが１６個の入力バッファを作動させる
ので、外部データ・バスＤはデータ入力のためＤＣとラ
インＤｄを通して内部Ｄ−ＢＵＳへ、連絡される。ＯＵ
Ｔ命令がデコードされると、１０１からの制御ビット＃
ＣがＤＣ内の出力バッファを作動させるので、内部Ｄ−
ＢｕｓはＤｄとＤＣを通して外部データ・バスＤへ連絡
される。

また、ＩＮ命令の実行は、ＩＤＩからライン１３ａ上に
データ使用許可ＤＥＮ−ストローブを発生させ、そして
１５ｉと１５ｊを通してＤ−ＢＵＳをＲＡＭ１５に連絡
するので、外部からのデータはオンデツプ・データ記憶
装置に入る。マイクロコンピュータを信号プロセッサと
して意図的に使用するときは、オフチップ基準（ｒｅｆ
ｅｒｅｎｃｅ）ごとにＲＡＭ１５に対し数百または数千
回のアクセスが必要である。すなわち、オフチップから
値が取り出され、次に、この新しい値とＲＡＭ１Ｓ内の
他のデータを使ってたたみ込みもしくは同様な操作が実
行されるから、別のオフチップ基準が必要となる前に数
千回の命令実行がなこれよう。

この理由のため、構成上、オフチップデータ・アクセス
よりも内部データ処理のほうが好ましい。

０ＬＩＴ命令の実行は、ＩＤＩからのライン１３ｂ上に
オフチップ書込み許可Ｗ　Ｅ−ストローブを発生させ、
ＲＡＭ　ｌ　５からｌ　５　ｉ、　　１５　ｊ、　　Ｄ
　−Ｂｕｓ、　　ラインＤｄおよびバッファＤＣを通し
て外部バスＤヘデータを出力する。第１図を参照すると
、このデータは周辺装置Ｊ２内のポートＰＯ−Ｐ７の１
つ（３ビツトＲＡｉ値によって選択される）に書き込む
ことができる。

ＩＮおよびＯＵＴの両命令に含まれているのは、ＩＤＩ
からのラインＲＡｉ上の３ビツト・ポート・アドレスで
ある。このアドレスは、セレクタＲＡｓを通して外部ア
ドレスの３個のＬＳＢ（ＲＡ　９−ＲＡ　１１）上に多
重化される。この結果、８個までの周辺装置をアドレス
することができる。ＲＡババス力の残りの上位ビットは
、これらの命令の間論理ゼロに保持される。

命令セット 第１図および第２図のマイクロコンピュータ１０は、表
への命令セットを実行する。表Ａは第１行に書込み原始
コードに使われる各命令のニモニック言語すなわちアセ
ンブリ言語を示し、続いて第２行には、ＲＯＭ１４およ
び命令レジスタＩＲ内に現われるコード形式である２進
法の目的コードを示す。この２進コードはＩＤＩとｒＤ
Ｚ内でデコードされて制御ビット＃Ｃの全部を発生させ
、各種のバスおよびレジスタをアクセスし、かつＡ　Ｌ
　Ｕの機能をセットすることによって所定の操作を実行
させる。

表は、さらに、命令の実行中マイクロコンピュータによ
って用いられたサイクルすなわちマシン状態の数を示す
。分岐、呼出し、デープル索引、および入出力を除くす
べての命令は、ｌ状態時間中に実行されることに注意さ
れたい。マイクロコンピュータはマイクロコードされな
い、すなわち、標＃ＡＬＵ命令はｌ状態時間中に実行さ
れる。表は、さらに、各命令を定義するために必要な命
令語すなわち命令コードの数を示す。ブランチすなわち
分岐と呼出しだけが２個の命令語を必要とすることに特
に注目されたい。表Ａの右欄は各命令に対する操作の簡
単な説明である。

表への大部分の命令は、“ｒＡ、ＡＡ　　ＡＡＡＡ”の
ように下位の８ビツト（ビット８−１５）を示す。それ
は１つのオペランドに対する直接アドレスまたはＲＡＭ
１５の間接アドレスである。もし、“Ｉ″ビツトすなわ
ちビット８が０であれば、直接アドレス指定モードが使
用されるので、命令語の”Ａ″欄、すなわちビット９〜
１５は、ＩＲからＰ−ＢＵＳ、ライン１５ｃ１およびセ
レクタ１５ｄを通してアドレス人力１５ａに連絡される
直接アドレスとして使用される。この直接アドレス指定
モードでは、補助レジスタＡＲ，０−ＡＰＩは使われな
い。

“ＩＡＡ、Ａ　　Ａ、ＡＡＡ”を含む命令の場合、間接
アドレス指定モードは、これらの命令のＩ欄すなわちビ
ット８内の１によって規定される。ＲＡＭ１５に対する
ライン１５ａ上の入力アドレスは、この場合、補助レジ
スタＡＲＯまたはＡ、Ｒ＋の一方から得られ、ビット１
５がその一方を選択する。

もし、ビット１５が０であれば、ＡＲＯが使われ、ビッ
ト１５がＩであれば、ＡＰＩが使われる。したがって、
Ｐ−ＢＵＳを通してＩＲから連絡されたビット１５はセ
レクタ１５ｆを制御する（そして、ＡＲＰレジスタにロ
ードすることができる）。

補助レジスタの数は８個まで拡張可能であるから、これ
らの間接アドレス命令のビット１３〜１５は、間接アド
レス指定モードにおいて３ビツト・セレクタ１５ｆとＡ
ＲＰレジスタを使って８個のうちの１個を定義するため
に予約される。ビット１０からビット１２までは、間接
アドレス指定における制御ビットである。すなわち、ビ
ット１０はもしＩであれば、アドレスされた補助レジス
タを増分させ、もしＯであれば、変化はない。ビットＩ
Ｉは、もし１であれば、アドレスされたＡＲを減分し、
もしＯであれば、変化はない。ビット１２は、もし０で
あれば、現在の命令を実行した後ビット１５をＡＲＰに
ロードし、もしｌであれば、ＡＲＰをそのままにしてお
く。

表Ａのいくつかの命令に使われるシフト・コード５ｓｓ
ｓは、ラインｓｐを通してシフト制御装置Ｓｃにロード
された、空間の数（ゼロから１５）を定義するための４
ビツト欄である。Ｄ−Ｂｕｓを通してＲＡＭ１５から入
ってくるデータは、ＡＬＵ−ｂ入力へ向う途中シフタＳ
を通過するとき左シフトされる。

本明細書に記載した構成にとって重要ではないが、表Ａ
の命令セットを使用するアセンブリ言語形式は、直接ア
ドレス指定を表わすために“八“を、間接アドレス指定
を表わすため１と“β“を用いている。したがって、Ａ
ＤＤＳ、ｉ’、“は、命令語のＡ欄によって定義された
記憶場所の内容を加算することを意味する。Ａ、ＤＤＡ
β”は、ＡＲＰに存在する内容によって選択された補助
レジスタＡＲＯまたはＡＲＩでアドレスされたデータ記
憶場所の内容を使って加算することを意味する。ＡＤＤ
　　Ｓβ十”は、ＡＲを定義し、次にループ・カウント
のためこの補助レジスタを増分するためＡＲＰの現在内
容を使って加算することを意味する“ＡＤＤ　　Ｓβ゛
はｌだけ減分することを除いて“ＡＤＤ　　Ｓβ＋“と
同じである。

“ＡＤＤ　　Ｓβ−２八Ｒ′は、αＴの演算のため新し
い補助レジスタを定義するためＡＲＰにビット１５の値
がロードされることを除いて“ＡＤＤＳβ十”と同じで
ある。

表への右欄に記載された説明は、直接アドレス指定を仮
定している。間接アドレス指定については、上記の解説
を用いる。

以上により、ＡＤＤ命令は、左へ５ｓｓｓ空間シフトさ
れたＲＡＭ１５の１６ビツトの内容（直接アドレス指定
の場合にはロケーション０ΔＡＡＡＡＡＡにおける内容
、また間接アドレス指定の場合には選ばれたＡＲによっ
て選択されたＲＡＭ１５内のロケーションにおける内容
）をＡｃｃの３２ビツト内容に加算し、その結果をＡｃ
ｅに記憶させる。Ａ　Ｄ　Ｄ　Ｈ命令は、Ａｃｃの上位
半分だけが１つのオペランドの送信側であり、かつその
結果の最終受信地であって、シフトが行なわれないこと
を除いて、ＡＤＤ命令と同じことを行なう。

減算命令ＳＵＢとＳ　Ｕ　Ｂ　Ｈは、アキュムレータＡ
ｃｃからアドレスされたＲＡＭ１５のデータを減算し、
その結果をＡｃｃに記憶させる、しかし、その他につい
ては加算と同じである。ロード命令Ｌ　Ａ　Ｃは、５ｓ
ｓｓビツトによって左シフトされたＩ　Ａ　Ａ　Ａ　　
Ａ　Ａ　Ａ　ＡによってアドレスされたＩＧビット・デ
ータをＡｃｃにロードする。ＡＤＤ、ＳＵＢおよびＬＡ
Ｃ命令だけがシフトを規定している。

補助レジスタについては、４つの命令Ｓ　Ａ、　ＲｌＬ
ＡＲ，ＬＡＲＫおよびＭＡＲがある。“補助レジスタを
記憶せよ”命令ＳＲは、ＲＲＲによって定義されたほう
の補助レジスタの内容を記憶場所Ｉ　Ａ　Ａ　Ａ　　Ａ
　Ａ　Ａ　Ａに記憶させる。“補助レジスタをロードせ
よ“命令Ｌ　Ａ　Ｒは、命令ＳＡＲの逆である。命令Ｓ
ＡＲまたはＬＡＲにおいて定義される補助レジスタＡＲ
は、Ｐ−バスを通して命令語のＲＲＲ欄がロードされ、
ラインＡＲｉｏを通してどちらの補助レジスタをＤ−バ
スに連絡すべきかを決定するポインタＲＰによって定義
される。

Ｌ　Ａ、　ＲＫ命令により、ＲＲＲによって定義された
ＡＲにＪＲからの定数Ｋ（ビット８〜１５）がロードさ
れる。この８ビツト定数には右そろえされ、１６ビツト
補助レジスタ内のＭＳＢはゼロにセットされる。“補助
レジスタを修正せよ”命令ＭＡＲは、上記のようにビッ
ト１０〜ビツトＩ２によって；１１）助レジスタを修正
する。しかし、加算や記憶装置１５に対するアクセスは
実行されない。ＭＡＲコードは、間接モードすなわちＩ
＝１においてのみ効力を有し、直接モードにおいてこの
命令は効力を有せず、すなわちＮｏ−ＯＰとなる。

入力／出力命令は、アセンブリ言語では“ＩＮＰＡ、Ａ
”または“ＯＵＴ　　ＰＡ、Ａ″のように書かれる。こ
こで、ＰＡはＲＡババスビット９〜１１上の３ビツトボ
ート・アドレスＰＰＰ出力（デコーダＩＤ１から生じて
、ラインＲＡｉを通して連絡される）である。ＩＮ命令
はＤＥＮ−を使用許可し、ＲＣＬＫ−を使用禁止にする
。

一方、ＯＵＴ命令はＷＥ−を使用許可にし、Ｒ，ＣＬ　
Ｋ−を使用禁止にする。周辺装置Ｉ２は、ＲＡ９〜ＲＡ
ＩＩをデコードし、８個の１６ビツト・ポートＰＯ−Ｐ
７の１つ、すなわちバスＤを通して読取りまたは書込み
のためのロケーションを選択する。以」−の命令は２つ
のマシン状態を使用しており、バスＤのデータ入力ビン
は第２の状態ではフリーであって、ＲＯＭ＋４の代りに
記憶装置１１から次の命令の外部取出しを許す。

“アキュムレータを記憶せよ”命令Ｓ　Ａ、　ＣＬとＳ
　Ａ　ＣＨは、アセンブリ言語では“５ＡＣＬ　　Ｘ。

Ａ″のように書かれるが、Ａｃｃの下位または上位のビ
ットをＸＸＸ空間左シストさせ、Ｉ　Ａ　Ａ　ＡＡＡＡ
ＡによっＣ直接または間接に定義されたデータ記憶装置
１５内のロケーションに記憶させる。

Ｘ欄は、図示実施例の場合、完全に実行されない。

すなわち、Ｓ　Ａ　Ｃｆ−１命令の場合、Ｘ＝０．Ｘ＝
１およびＸ＝４のみが許される。このシフトは、シフタ
ＳまたはＡＬＵ内ではなく、アキュムレータＡｃｅ回路
自体内で実行される。

シフト・コードのない、演算および論理命令は、ＡＤＤ
ｔ（、ＡＤＤＳ、５ＵＢＨ，５ＵＢＣ，ＺＡＬＩＩ。

ＺＡＬＳ、ＥＸＯＲ，ＡＮＤ、ＯＲおよびＬＡＣＫであ
る。これらの命令は、すべて、アセンブリ言語で、たと
えばＡＤＤＩ−ＬＡのように書かれる。。

Ａ　Ｄ　Ｄ　Ｈ命令は、ＲＡＭ１５内の定義されたロケ
ーションからの１６ビツト・データをＡｃｅの上位半分
に加算し、結果をＡｃｃの上位半分に記憶させる。実際
には、ＲＡＭ＋５からのデータは、Ｄ−バスからＡＬＵ
−ｂ入力へ進むときシフタＳ内で１６ビツト左シフトさ
れる。Ａ、　Ｄ　Ｄ　Ｓ命令は、符号外延がシフタＳ内
で抑制されることを意味し、Ａによって定義されたＲＡ
、Ｍｉ５からのデータは、符号付き２の補数の代りに１
６ビツトの正数として取り扱われる。Ｓ　ＬＩ　Ｂ　）
−１および５ＵＢＳ命令は、Ａ、　Ｌ　Ｕ内で減算が実
行されることを除いてＡＤＤＨおよびＡＤＤＳ命令に相
当する。

除算には、条件付き減算命令５ＵＢＣが使われる。ＲＡ
Ｍ１Ｓ内の定義されたロケーションの内容は、Ａｃｃの
内容から減算され、１５ビツト左シフトされ、ＡＬＵ出
力Ａ　Ｌ　Ｕ　−ｏを作る。そのＡ　Ｌ　Ｕ出力ＡＬＵ
−ｏは、もしゼロでなければ、１ビツトだけ左シフトさ
れ、そして＋１が加算され、その結果がＡｃｃに記憶さ
れる。もしＡＬＵ出力Ａ　Ｌ　Ｕ　−ｏがセロでなけれ
ば、ｌビットだけ左シフトされ、その結果がＡ、　ｃ　
ｃに記憶される（＋１は加算されない）。５ＵＢＣ命令
は、それに続く命令においてアキュムレータが使用され
ないという仮定に立っ２サイクル命令である。もし、そ
れに続く命令がＡｃｃに関係していれば、そのときには
、５ＵＢＣ命令の後、Ｎｏ−０Ｐ命令を挿入すべきであ
る。

“ゼロ・アキュムレータ・ロード・ハイ″命令Ｚ　Ａ　
Ｌ　Ｈハ、ＲＡＭ１Ｓ内のアドレスされたロケーション
にある１６ヒツト語を取り出し、それをＡ、　ｃ　ｃの
上位半分（ビット０〜１５）にロードする。Ａｃｃはゼ
ロにされているから、下位ビット１６〜３１はゼロのま
まである。シフタＳはＤ−ＢＵＳからＡ　Ｌ　Ｕを通っ
てＡ、　ｃ　ｃに向うデータ経路内にあるから、ＺＡＬ
ｔ（命令において１６ヒツト・シフトが実行され、デー
タは上位半分へ移される。ＺＡＬＳ命令は、−ＲＡＭ１
５がら語を取り出し、それを、ゼロにされたＡｃｃの下
位半分にロードする。符号拡張はシフタＳ内で抑制され
る。

論理命令ＥＸＯＲ％ＡＮＤおよびＯＲは、たとえ取り出
されたオペランドが１６ビツトであっても３２ビット形
式で実行される。ＥＸＯＲ命令の場合には、Ａｃｃの上
位半分はゼロで排他的論理和がなされ、Ａｃｅの下位半
分をもつ取り出されたデータの排他的論理和で連結され
、その結果の両半分がＡｃｅに記憶される。同じことが
ＯＲおよびＡＮＤ命令に当てはまる。

ロード・アキュムレータ命令ＬＡＣＫは、命令語の８個
のＬＳＢに含まれている８ビツトの定数をＡｃｃの８個
のＬＳＨにロードさせ、右そろえされる。すなわち、Ａ
ｃｃの上位２４ビツトはゼロにされる。この命令を実行
するため、ＩＲからのＰ−ＢＵＳ上の命令語が（もちろ
ん、ＩＤＩとＩＤ２がロードされた後）、ＢＩＭによっ
てＤ−ＢＵＳへ連絡され、したがって、シフタＳを通し
て（シフトなしで”）ＡＬＵ−ｂへ連絡される。

Ａ　Ｌ　Ｕは“Ａ、　Ｌ　Ｕ　−ｂを通過させよ１、す
なわち“Ａ、　Ｌ　Ｕ　−ｂにゼロを加算せよ″命令を
実行し、定数をＡｃｃの中にそのままにしておく。

データシフトすなわちデータ移動命令ＤＳＨＴは、ＲＡ
Ｍ１Ｓ内の定義されたロケーションの内容を定義された
ものに１加えたロケーションに移動させる。この命令は
、ＡＬＵまたはＤ−バスを使わずにＲＡ、Ｍ２Ｓに対し
内部で実行される。しかしながら、この命令はページ境
界を横断できない。

Ｔをロートせよ”命令ＬＴは、乗算を準備するために使
用される。ＬＴ命令は、ＴレジスタニＲＡＭ１５からＩ
Ａ、ＡＡ　　ＡＡＡ八によって定義された値をロードす
る。

“データ移動とともにＴをロードせよ”命令ＬＴＤは、
ＲＡＭにおけるＤ　Ｓ　Ｉ（Ｔ命令に似た演算を用いる
。すなわち、ＴレジスタにＩＡＡＡＡＡＡＡによって定
義されたＲＡＭ１．５の内容がロードされ、次に、この
同じ値がロケーションＩＡＡＡ　　ＡＡＡＡ＋１ヘシフ
トされ、さらにＡｃｃの内容がＡＬＵ内でＰレジスタの
内容に加算され、その結果が八ＣＣに記憶される。ＬＴ
Ａ命令は、データ移動のないことを除きＬ　Ｔ　Ｄ命令
と同じである。すなわちＴレジスタはＲＡＭ１５からロ
ードされ、ＰレジスタはＡｃｃに加算され、その結果が
Ａｃｅに記憶される。

乗算命令ＭＰＹは、乗算器Ｍ内で（ＡＬＵは使わない）
、Ｔレジスタの１６ビツト内容にＤ−ノくスからの人力
Ｍｉ上のＲＡＭ１５からの値を掛け、その３２ビツトの
結果をＰレジスタに入れる。

“定義を掛けよ“命令Ｍ　Ｐ　Ｙ　Ｋは、Ｔレジスタの
１６ビツト内容にＩＲ内の命令コードからの１３ビツト
定数Ｃを掛け、その３２ビ・ソトの結果をＰレジスタに
入れるＭ　Ｐ　Ｙ　Ｋ命令の場合、定義はＩＲからＰ−
Ｂｕｓ、ＢＩＭ、およびＤ−Ｂｕｓを通して〜１１に連
絡される。

″データ・ページをロードせよ″命令ＬＤＰＫおよびＬ
　Ｄ　Ｐは、データ・ページ・レジスタＤＰに、命令コ
ード自体からまたはＲＡＭ１５内の定義されたロケーシ
ョンから８個までのビットをロードする。図示実施例の
場合には、ＤＰＬ／−ジスタは１ビツトのみであるが、
より大きなＲＡＭ１５をもつ別の実施例の場合には、Ｄ
Ｐレジスタには８個までのピッドが入る。ページ・アド
レスは、新しい“ページをロードせよ゛命令が生じない
限りＤＰ内で同じままである。

“状態をロードせよ°命令ＬＳＴおよび“状態を記憶せ
よ°命令ＳＳＴは、呼出しまたは割込みにおいて、状態
回路ＳＤの内容を保存するため、すなわち状態回路ＳＤ
を再記憶するために使用される。これらの命令は、この
機能を実行するための配線回路の代りに使用される。

使用禁止命令ＤＩＮＴおよび使用許可命令ＥＩＮＴは、
割込み能力をマスクするため、またはアンマスクするた
めに使用される。すなわち、これらの命令は、マイクロ
コンピュータ１０がＩＮＴ−ビンに応答するかしないか
を決定するラッチをリセットまたはセットする。

絶対値命令ＡＢＳは、アキュムレータが絶対値のみを入
れるように機能する。すなわち、もしアキュムレータが
ゼロより小さければ、Ａｃｃの絶対値がＡｃｃにロード
される、しかし、Ａ、　ｃ　ｃがゼロより大きければ、
変化はない。同様に、ゼロ・アキュムレータ命令ＺＡＣ
は、Ａｃｃをゼロにする。

オーバフロー・モード命令ＲＡＭＶは、状態デコーダＳ
Ｄ内のオーバフロー・モード・ラッチＯＶＭを１にセッ
トし、オーバフロー・モード命令ＳＡＭＶは０にリセッ
トする。ＯＶＭがセ・ソトされると、ＡＬＵの出力は、
オーバフロー時にＡｃｃにロードされる前に、その最大
または最小値にセットされる。これは、アナログ回路に
おける増幅器飽和の効果を模擬しており、信号処理上役
に立つ。

３つのＩ）レジスタ命令ＰＡＣ，ＨＰＡＣ１および５Ｐ
ＡＣは、ＭＰＹまたはＭＰＹＫの後、データを処理する
場合に使用される。ＰＡＣ命令は、データを修正するい
かなる操作も実行させないでＡＬＵに３２ビツト・デー
タを通過させることによって、アキュムレータにＰレジ
スタの内容をロードする。実際にはＡＬＵ−ａ入力はゼ
ロにされ、加算が実行される。ＨＰＡＣ命令はＰレジス
タの内容を、Ａｃｃの内容に加算し、その結果をＡｃｃ
に入れる。同様に、５ＰＡＣ命令は、ＡｃｃからＰレジ
スタの内容を減算し、その結果をＡｃｃに入れる。

サブルーチン命令には、ＣＡＬＬ、ＣＡＬＬＡ。

およびＲＥＴがある。ＣＡＬＬ命令は、２語命令であっ
て、最初の語は命令コードで、２番目の語はサブルーチ
ン内の最初の命令の絶対アドレスである。ＣＡ　Ｌ　Ｌ
命令がＩＤ２内でデユードされると、ＰＣはアドレスで
ある次の命令語を取り出すため増分され、次にＰＣの増
分した内容がスタ、ンクＳＴへ入れられる。サブルーチ
ンは、戻し命令ＲＥＴで終了し、ＲＥＴ命令はＴＯ３の
アドレスをポツプさせ、ＰＣ内にロードする。状態を保
存するため、ＣＡＬＬ命令の前にＳＴＴ命令を使用しな
ければならないし、ＲＥＴ命令の後にＬＳＴ命令を挿入
しなければならない。

ＣＡＬＬＡ命令は、バーバード構成のマシンに対する独
自なものである。すなわち、この命令は、ＰＣ＋　１に
よってアドレスされた次のロケーションを使用するので
なくＡＣＣの内容をサブルーチンのアドレスとして使用
する。Ａｃｃの下位ビットは、Ａｃｅ−ＬおよびＢＩＭ
を通してＰ−バスへ、そこからＰＣｐＡを通してプログ
ラム・カウンタＰＣへ転送される。ＣＡＬＬＡ命令にお
いて増分されたＰＣは、ＣＡＬＬ命令とまったく同様に
ＳＴに入れることによって保存される。

デープル索引命令ＴＢＬＲおよびＴＢＬＷも、アドレス
源としてＡｃｅを用いている。これらの命令は実行する
のに３つの状態が必要である。

ＩＡ、ＡＡ　　ＡＡＡＡによって定義されたＲＡＭ１５
のロケーションはＤ−バスおよびＢＩＭを通してＩ〕−
バスへ、続いてＰＣｐを通してＰＣへ転送される。そこ
から、このアドレスはＲＯＭ１４へ、またはＲＡｐｃを
通して外部ＲＡババス加えられる。

分岐命令はすべて２語が必要であって、最初の語は命令
コードであり、ＰＣ＋　１における２番目の語はアドレ
スである。分岐コードの下位ビット８〜１５は使用され
ない。非条件付き分岐命令Ｂは、ＰＣ＋１における語を
次のアドレスとじてＰＣにロードする。ＢＡＲＮＺ命令
は、ループ・カウンタ、すなわちＡ　Ｒ，Ｄによって定
義された補助レジスタの１つがゼロでないかどうかに基
づく条件付きである。ＢＶ命令は、もし状態デコーダＳ
Ｄ内のオーバフロー・ビットＯｖがＩであれば分岐させ
る。ＢＩＯＺ命令は、Ｔ１０　　ＳＴ−からのＴｏビッ
トが状態デコーダＳＤ内の１に対応する、“使用中−低
い“であれば、分岐させる。

６つの命令ＢＬＺＳＢＬＥＺ、ＢＧＺ、ＢＧＥＺ。

ＢＮＺｌ、およびＢＺ、すべて、Ａｃｃ内の条件を反映
しているＳＤ内の定義された条件によって決まる。

Σ ← システムφタイミング 第３Ａ−Ｃ図の（ａ）〜（ｐｐ）に第１図のシステム及
び第２図のＣＰＵチップのタイミングを、電圧対時間の
波形またはエベント対時間のチャートで示す。チップＩ
Ｏは２つの外部ビンＸ１及びＸ２を有するクロック発生
器１７を具備しており、該ビンには水晶発振器（または
外部発振器）が接続されている。この水晶発振器の基本
周波数は２０Ｍ　Ｈｚまでであり、これを（ａ）にクロ
ックφとして示す。このクロックφは最小５０ｎＳの周
期を有しており、（ｂ）〜（ｅ）に示す４つの四分の一
サイクル・クロック］Ｉ、Ｑ２、Ｑ３及びＱ４を発生す
るのに用いられ、マイクロコンピュータ・チップ１０に
対する基本内部タイミングを提供する。

−組の四分の一サイクル・クロックＱｌないしＱ４は最
小２００ｎｓの１つのマシンステートタイムを形成する
。このステートを第３図に５Ｏ１Ｓｌ、Ｓ２として示す
。クロック発生器１７は、制御バス１３のうちの一つの
上に出力ＣＬＫＯＵＴ（（ｆｌ　）を発生する。ＣＬＫ
ＯＵＴはＱｌと同じ周期を有するが、これは５０％デユ
ーティサイクルであり、Ｑｌの中点で始まる。この出力
を、第１図のシステムの外部素子のタイミングまたは同
期用に用いる。

内部では、マイクロコンピュータＩＯは、大部分の型の
命令に対して、ｌステートタイム当り１命令を実行する
。従って、１秒間当り５００万の命令が２０ＭＨｚクロ
ック速度で実行される。いうまでもなく、入出力、分岐
すなわちブランチ、コールまたはテーブルルックアップ
のような若干の命令は２つまたは３つのステートタイム
を必要とする。加算、ロード、記憶、等のような一連の
単一ステート命令を考えると、（ｇ）に示すように各Ｑ
３最中に新たなアドレスがＰＣにロードされ、次いでＱ
４及びＱｌ最中にＲＯＭ１４がアドレス指定され、従っ
て、ｆｈ）に示すように、一つの命令語出力がＩＲから
次のＱ２における妥当なＰ−ＢＵＳ上に発生させられ、
Ｑ３まで継続する。従って、ｒ（０Ｍ１４のアクセス時
間は約Ｎｏｏｎｓである。メモリ１．１からの外部命令
取出しを用いても、同じアクセス時間が適用される。

（市こ示すように、命令デコーダＩＤＩ及びＩＤ２はＱ
３最中にＰ−ＢＵＳから命令語を受取り、そして、若干
の高速制御出力がＱ４において可用であるが、大部分の
コーダ出力＃ＣはＱ１最中は妥当（ｖａｌｉｄ）である
。ＲＡＭの直接アドレス指定に対しては、Ｐ−ＢＵＳの
ビット９ないしビット１５上のアドレスは、Ｐ−ＢＵＳ
が妥当となると直ちにＲＡＭコーダ１５ｂ内にゲートさ
れる。しかじ、直接または間接のいずれにおいても、Ｒ
ＡＭアドレスは（ｊ）に示すようにＱ３の開始により妥
当である。ＲＡＭ読取りに対しては、ライン１５ｊを介
するＤ−ＢＵＳへのデータ出力はＱ４上で妥当であり、
そして、このデータはシフタＳを通過しく（ｋｌ）　、
Ｑ　ｌ最中にＡＬＵ入力として受入れられる（　（ｉ）
　）。ＡＬＵ＄ｉｌｌ！ＩＩ出力＃ＣはＱ２において妥
当であり、ＡＬＵ出力ＡＬＵ−ｏはＱ３中に受入れられ
る。アキュムレータＡｃｃはＱ４においてＡＬＵからロ
ードされ（（ｍｌ）、次いで次のＱｌにおいて飽和させ
られる。

以上から解るように、例えば、第３Ａ図の（ａｌ〜＋ｍ
＋におけるＳＯステートのＱ３でフェッチ（取出し）が
始まったＡＤＤ命令は完了する。即ち、その結果はステ
ートＳ２のＱ４においてＡｃｃにロードされ、次いで、
ステー）Ｓ３のＱｌにおいて受入可能な飽和したＡｃｃ
をＱ２においてＤバスにロードすることができる。命令
実行についてはかなりのオーバラップがある。新たな命
令のフェッチすなわち取出しが１ステート命令に対する
各ステートタイムのＱ３中に開始し、従って、１つが終
了する前に更に２つの命令の実行が開始しているという
ことが可能となる。

書込みＲＡＭ機能は第３Ａ図の（ａ）〜（（６）図には
示してない。ＲＡＭ１５は常にＱ２中に書込みされる。

しかし、ＲＡＭをアドレス指定することは常にＱ３中に
おいてである。従って、「低次のアキュムレータを記憶
Ｊ　５ＡＣＬのような命令を第３Ａ図の（ｎｌ−（０）
に示しである。ＲＡ、　Ｍアドレスは命令レジスタから
Ｐ−ＢＵＳを介して８１のＱ３上で受取られ（ＳＡＬＣ
命令の取出しはＳＯのＱ３において開始したものと仮定
する）、そして書込みはステートＳ２のＱ２までは生じ
ない。読出しスロット、即ちＳｌのＱ４中に、ＲＡＭの
アドレス指定された行いに対してリフレッシュが生じ、
次いでこの同じアドレスは書込みのためにステートＳ２
のＱ２まで留まっている。Ｄ−ＢＵＳはこの間じＱ２中
にＡ、　ｃ　ｃからロードされる。（ｎｌを参照された
い。

アキュムレータが、オーバフローモードにおいて、即ち
１にセットされたＯＶＭにおいて飽和機能を行なわなけ
ればないない場合には、これは（ｍｌのアキュムレータ
・ロード機能後に行なわれる。

即ち（ａ）〜（ｍｌのＡＤＤ命令に対して、Ａｃｃは次
のステートＳ３におけるＱｌ中に飽和され、従って、上
記アキュムレータが後続の命令によってアクセスされる
と、該アキュムレータはＱ２上でＤ−ＢＵＳをロードす
るのに受入れ可能となる。

命令がＲＡＭ　ｌ　Ｓ内のデータ移動機能を用いるとき
は、この移動動作は（０）に示すようにＱｌに生ずる。

また、増分すなわちインクリメント・ループ・カウンタ
機能が補助レジスタＡ、　ＲＯまたはＡ、Ｒ１に対して
行なわれると、このインクリメント（または減分すなわ
ちデクリメント）はＱｌにおいて実行される。Ｔレジス
タ、補助レジスタＡＲＯまたはＡＲＩＳＡＲＰラッチ、
ＤＰレジスタ及びスタックＳＴレジスタは、これらの機
能がカレント命令に含まれていると、各々が、任意のス
テートタイムのＱ２中にロードされる。

バス交換モジュールＢｒＭは、この機能が命令によって
確定されると、Ｑ２において開始するＤ−ＢｕｓからＰ
−Ｂｕｓへの転送を常に実行する。

ＢｒＭによるＰ−ＢｕｓからＤ−ＢＵＳへの転送はＱ４
中に開始される。Ｄ−ＢＵＳは各サイクルのＱ３上でプ
リチャージされ、従って、データがいずれかのステート
の０３を通じてＤ−ＢＵＳ上で桁上がりするということ
がなく、またデータがＱ３中にＤ−ＢＵＳへまたはこれ
からロードされることもない。

プログラムカウンタＰＣは各ステートタイムのＱ３中に
ＰＣｉｎｅ路によってインクリメントされる。即ち、（
ｇ）のロードＰＣ機能は丁度発生させられたインクリメ
ント値である。

次に、第３Ｂ図において、ブランチ命令の実行を（ｐ）
〜（「）に示す。ステートＳＯのＱ３中にデコーダＳＤ
Ｉ及びＳＤ２内にロードされる命令がブランチであると
、先行の命令からのステータスデコーダＳＤビットは８
１のＱｌ中は妥当であり、従ってブランチするかまたは
ブランチしないかの判断がこの時点でなされる。その間
、いうまでもなく、他の命令取出しが始まっており、従
って、ブランチ条件が適合すると、ＳｌのＱ２中にＰ−
ＢＵＳへ送られた命令は次のアドレスとして使用される
が実行されない。即ち、ＩＤＩ及びＩＤ２にロードされ
ない。しかし、上記条件が適合しないと、この命令は放
棄される。即ち、プリチャージまでＰ−ＢＵＳに留まっ
ている。上記条件が適合しているとすると、ブランチア
ドレスはＳｌのＱ３中にｒＲからＰ−ＢＵＳを介してＰ
Ｃヘロードされ、そして、新たな命令が８２のＱ２にお
いてＩＲ及びＰ−ＢＵＳへ送られ（（Ｑ））、次いで、
（ｒｌの８２のＱ３で始ってデコードされ及び実行され
る。

ＣＡ、　Ｌ　Ｌ命令は、（Ｉ）１〜（１−）に示すよう
に、ブランチと同じタイムシーケンスで実行される。た
だし、ＳＤ評価は必要でない。そして、元のＰＣ＋　１
はＳｌのＱ３中にスタックＳＴヘプッシュされる。

リターン命令ＲＥＴは、（Ｓｌ−（ｕ）に示すように、
２サイクル命令である。ステートＳＯのＱ３中にデコー
ダＩＤＩ及びＩＤ２にロードされた命令がＲＥＴである
と、ｓｉのＱ３においてＰＣのｒＰＣインクリメント及
びロード」とともに開始した命令取出しは放棄され、そ
してポツプスタック機能がＳｌのＱ３において実行され
、従って、次の命令取出しはリターンアドレスに対する
ものである。ＳｌのＱ４中に取出された命令は、次いで
、Ｓ２のＱ３で始まってデコードされ及び実行される。

入力（または出力）命令は、（［）〜（Ｚ）に示すよう
に、２サイクルにおいて実行される。ＳＯのＱ３におい
てデコーダＩＤ２にロードされる操作符号が、（Ｘ）に
示すように、ＩＮであるものとする。

ＳＯのＱ３で始まって取出された命令は使用されない。

実行はＩＮのデコードによって禁止され、従って、上記
命令はＩＲからＰ−Ｂｕｓヘロードされることがない。

ＳｌのＱ３におけるＰＣの内容は、次の命令取出しのた
めに、ＳｌのＱ３までセーブされる。即ち、ＰＣはイン
クリメント路によって再循環させられてＰＣへ戻るが、
インクリメントは行なわれない。ＩＮのデコードから発
生させられる制御出力＃Ｃは２つのステートに対して受
入れ可能である。（ｇ）に示すように、ＲＡＭアドレス
はＳｌのＱ３上でＰ−Ｂｕｓからロードされ、そしてデ
ータ入力はＳｌのＱ４上でＤ　−［ＩＵＳに到達し、Ｓ
ｌのＱ２中にＲＡＭ１５に書込まれる。ＤＥＮ＝制御は
、ＩＮ機能のためにＳＩのＱ４からｓ２のＱ２を通じて
能動である。ＯＵＴ命令はＩＮと同じように実行される
。ただし、ＲＡｉ’ｖ１１５／Ｊ’Ｓ　１のＱ４中に読
出され、ソシテＷ　ｇ　、ｉｉ’制御がＤＥＮ−に代っ
て能動である。

テーブルルックアップ命令が（ａａ）ないしくｄｄ）に
示すように実行される。ＴＢＬＲ操作符号は、ＳＯのＱ
３で始まってデコードされ、そしてＡｅｃをＳｌのＱ２
においてＤ−ＢＵＳを介してＢＩＭヘコピーせしめ、次
いでＰＣはＳｌのＱ３においてＢＩＭからＰ−ＢＵＳを
介してこのＡ、　ｃ　ｃ値をロードされ、従って、Ａｃ
ｃの内容は次の命令取出しアドレスとして使用される。

その間に、ＳＯのＱ３で始まって取出された命令の実行
は、ＲＯＭ読出し制御＃ＮＲｉ　Ｒを妨げることにより
、８１のＱ２においてＩＲをＰ−ＢＵＳ　（ＲＯＭ１４
出力）にコピーすることを禁止される。

ＳＯのＱ３からのＰＣのインクリメントされた内容はＳ
ｌのＱ３中にＳＴヘプッシュされ、次いでＳｌのＱ３に
おいて後続の命令アドレスとしてポツプされる。Ｑ４／
ＳｌないしＱｌ、／Ｓ２中にＡｃｅからのアドレスを用
いてＲＯＭ１．４（またはメモリ１１）から取出された
データはＳｌのＱ２中にＰ−ＢＵＳ上ヘロードされ、該
バスにおいて該データはＳｌのＱ４まで留まっており、
この時にＢｒＭは該データをＰバスから受取り、次いで
これを次のステートであるＳ３のＱ２上でＤバスへ転送
する。ＲＡＭ１５に対する宛先アドレスが８１のＱ３に
よってＰバスからデコーダ１５ｂにロードされ、２ステ
ートにわたって留まっている。従って、Ｓ３のＱ２にお
いて生ずるＲＡＭ書込みは、元のＴＢＬＲ操作符号にお
いて確定されるＲＡＭアドレスを用いる。

マイクロコンピュータ装置を製作する際にある固有の諸
問題の一つは、諸部品を検査して全部の素子が機能的で
あるか否かを決定するという問題である。多くのマイク
ロコンピュータにおいては、内部ＲＯＭから読出される
命令語は外部バスに対して受入れ可能でな（、従って、
ＲＯＭを、全ての可能な機能を実行するということ以外
の方法では検査することができず、これは長たらしくな
る可能性がある。第２図の装置によれば、第３Ｂ図の（
ｅｅ）ないしく　ｈｈ）図に示すようにバス交換モジュ
ールを用いてＲＯＭ１４を一度に１語ずつ読出すことが
できる。Ｉｌｏ　　ＳＴ−ビンをＶｄｄ以上、例えばＩ
ＯＶに保持し、且つＲ３を低レベルに保持することによ
ってテストモード（表への命令セットにはない）を入れ
、デコーダＩＤＩ及びＩＤ２に対して入力を発生させて
ＲＯＭ出力機能を生じさせ、諸機能においては、（ｅｅ
）に示すようにＲＯＭ１４は各サイクルごとにアクセス
され、ＰＣはインクリメントされる。Ｐ−ＢｕｓはＲＯ
Ｍ出力を受取る（　ｆｆ）。しかし、操作符号はボコー
ダＩＤＩ、ＩＤ２にロードされない。これに代って、（
ｈｈ）に示すように、ＢＩＭが、各サイクルのＱ４上で
Ｐバスから操作符号を受取り、そして次のＱ２上でＤバ
スへ転送する。

バス六　モジュール 第４Ａ図に詳細に示すバス交換モジュールＢＩＭは１６
個の同構成のステージから成っており、図にはそのうち
の１だけを示しである。データが８１Ｍ内に保持される
のはステートタイムの約１／２よりも長いことはないの
で、各ステージはフィードバックループなしの２つの被
クロック・インダータ■ａ有す。入力ノードＩｂは、Ｑ
４上で妥当な制御ビット＃ＢＩＦＰによって駆動される
１６個のトランジスタＩｃのうちの一つを介してＰ−Ｂ
ｕｓのそれぞれのビットに接続される。

Ｄ−Ｂｕｓは、Ｑ２上で妥当なデコーダＩＤＩからの制
御ビット＃Ｂ）ＦＤ（Ｄからのバス交換）によって駆動
されるトランジスタＩｄを介して入力ノードＩｂに接続
される。

出力ノード１ｅは、トランジスタＩｆ及びＩｇ、並びに
、Ｑ２及びＱ３最中に妥当な制御ビット＃ＢＩＴＰによ
って駆動されるトランジスタｒｈを含むプッシュプル・
ステージによってＰ−ＢＵＳに接続される。同様に、出
力ノードＩｅは、ドライバ・トランジスタＩｉ及びＩｊ
ｌ並びに、Ｑ２及びＱ４上で妥当な制御ビット＃ＢＩＴ
Ｄによって駆動されるトランジスタＩｋを有するプッシ
ュプル・ステージを介してＤ−ＢＵＳに接続される。

トランジスタＩｇ及びＩｊは第１のインバータＩａの出
力においてノードＩｍによって駆動され、プッシュプル
出力を提供する。データはＱ２−上でＤバスからノード
Ｉｂ、１ｍ、Ｉｅへ転送され、次いでＱ４でこれらノー
ドからＰバスへ転送される。同様に、データはＱ４上で
ＰバスからノードＩｂ、１ｍ、ｒｅへ転送され、次いで
Ｑ４または次のＱ２上でこれらノードからＤバスへ転送
される。

里−」二」紅−１ 第４Ｂ図に乗算器Ｍ及びそのレジスタＴ及びレジスタＰ
を略示し、対応する詳細な回路図を第４Ｃ図及び第４Ｄ
図に示す。レジスタＴの１６ビツト出力は、８個一組の
ブース（Ｂｏｏｔｈ　）のデコーダＭｂに与えられ、該
デコーダは８組の出力Ｍｃを発生し、各組は５つの機能
を含んでおり、そのうちの２つ、即ち（１）シフトまた
はシフトなし、及び（２）加算、減算またはゼロ、は−
度に能動となる。

８個一組のバンクの１７ビツトスタチツクキヤリ・フィ
ード・フォワード加算器Ｍａ−１ないしＭａ−８は、Ｔ
レジスタがロードされるとＭｅ大入力受取り、従って、
乗算機能の有効部分は、ＭＰＹ命令が実行される前に開
始させられる。加算器Ｍａ−１ないしＭａ−８はスタチ
ックであり、即ち、これらを作動させるにはクロックＱ
ｌないしＱ　ＩＩを必要としない。各レベルまたはバン
クはデコーダ出力Ｍｅに応答する制御セクションを含ん
でおり、上記制御セクションは加算器にフィードする。

レベルＭａ−２は半加算器を用い、レベルＭａ−３ない
しＭａ−８は全加算器を用いる。第１のレベルＭａ−１
は、先行のステージからの部分積がないので、加算器を
必要としせず、従って該レベルは制御セクションだけを
有す。ＭＰＹ命令が０４上でデコードされると、第２の
オペランドが１６ビツト入力ＭｉによってＤバスから上
記スタチック加算器へ加えられる。

８つのレベルの加算器Ｍａ−ｔないしＭａ−８の各レベ
ルは和を計算し、部分積がラインＭｆを介して次の高い
レベルへ送られる。ただし、各レベルの２つのＬＳＢは
ラインＭｅを介して動的加算器Ｍｄへ送られる。スタチ
ック加算器アレイが確立すると、レベルＭａ−８からの
１７ビツト出力Ｍｇに加えて７つの低レベル２ビツトＬ
ＳＢ出力Ｍｅがキャリ・リップル加算器Ｍｄ（３１ステ
ージ）へ与えられて最終的キャリ評価が行なわれ、３１
ビツト積を２つの補数表記法で発生させる。。

この３１ビツトは、積レジスタＰ内で３２ビツト積を得
るために符号拡張される。

ブースの２ビツト・アルゴリズムにより、加算器ステー
ジの個数は、さもなければ必要である個数の約半分に減
少する。昔からある筆算法で乗算を行なう場合には、１
つのオペランドの右のまたはＬＳの数字に他のオペラン
ドを乗じて部分積を作り、次いで、次の数字に乗じて他
の部分積を作り、該他の部分積を上記第１の部分積に対
して１桁シフトさせる。ブースのアルゴリズムは２漬方
式の乗算法を与えたものであり、この乗算法においては
、各たびごとに、１ビツトの代りに２ビツトを処理する
ことができる。従って、レベルＭａ−１はＤバスの全ビ
ットのＴレジスタ倍の２つのＬＳＢを乗算し、部分積Ｍ
ｅ及びＭｆを作る。第２のレベルＭａ−２はＴレジスタ
の次の２ビツトをＤバスに対して乗算し、Ｍａ−１から
の部分積Ｍｆを加算し、そして、この演算は各レベルご
とに２ビツトをシフトするので、新たな部分積Ｍｆを発
生ずる。

第４Ｃ図に、８つのデコーダＭｂのうちの一つをレジス
タＴの２ビツトとともに示す。レジスタ１段は、Ｑ４に
おいてクロックされる再循環トランジスタＲｃ具備の２
つのインバータＩａから成る。上記Ｔ段は、ＬＴ命令中
にＱ２上で生ずるＩＤ＋からの＃ＬＴコマンドによって
トランジスタＴａを介してロードされる。レジスタＴの
２つの出力及び補数はラインＴｏ及びＴｃによって１つ
のブースのデコーダＭｂに加えられる。上記デコーダは
４つの論理回路から成っており、各回路は、スタチック
ロードＢａ、Ｂｂ、ＢｃまたはＢｄ、及び、ゲートに接
続されたラインＴＯ及びＴｃ付きのトランジスタＢｅの
パターンを有す。

諸期間のうちの２つは、ラインＢｆによってゲート内に
固定されたｌまたはＯを有す。出力Ｍｅ　−１及Ｍｃ−
２は、シフトなしコマンド及びシフト・コマンドを表わ
し、そして論理ステージＢｅ及びＢｄから来る。出力Ｍ
ｅ−４及びＭｃ−５は、」−２論理回路の第１のものの
ロードＢａからの真且つ補数出力であり、そしてこれら
は加算コマンド及び減算コマンドを表わす。Ｂｅからの
出力はゼロ・コマンドである。

スタチック加算器の第１のレベルＭａ−１は、Ｄ−ＢＵ
Ｓ入力入力及び入力Ｍｅだけしか含まれておらず、部分
積を有しないという点において、高レベルのものよりも
簡単である。この第１のステージの２つのステージを、
レベルＭ　ａ　−２及びレベルＭａ−３の１７のステー
ジのうちの２つとともに第４Ｃ図に示す。制御セクショ
ンＭｍは全てのレベル上で全く同じである。どの素子も
クロックされない。

デコーダＭｂ及び制御出力Ｍｃを有する制御セクション
Ｍｍはブースの一度に２ビツト形アルゴリズムを決定し
、これは回路を減らし且つ速度を２倍増大する。２つの
ビットが順々に問い合せされるときに、必要となる演算
は加算、減算、演算なし、または唯ｌビットのシフトの
みである。Ｔからの入力を一つのオペランドとして考え
、及びＤバスからの入力を他のオペランドとして考える
場合に、 機能は次表の通りである。

■ 機　　　能 演算なし Ｄを加算 りを加算 りをシフ トし加算 りをシフ トし加算 りを減算 りを減算 演算なし 部分積 に＋Ｏ Ｋ十Ｄ Ｋ＋Ｄ Ｋ＋２Ｄ Ｋ　−２Ｄ −Ｄ −Ｄ Ｋ＋Ｄ ブースの２ビツト・アルゴリズムを用いる乗算の一例を
示せば次の通りである。

Ｄ＝ＯＯ１１，Ｏｌ　　　　（＝１３　　十進数）制御
セクションＭｍにおいて、Ｄバスからの入力Ｍｉはトラ
ンジスタＭｍ−１及び制御出力Ｍｅ−１によって制御さ
れ、シフトはない。隣りのビットに対するＭｉ大入力ト
ランジスタＭ　ｍ　−２及ヒＭ　ｃ　−２シフト・コマ
ンドによってゲートインされ、上述のように「２Ｄ」の
関数を提供する。ゼロはトランジスタＭｒｎ−３及びゼ
ロ制御出力Ｍｅ−３によって提供され、そ−の結果、モ
ードＭｍ−４がＶｃｃに接続される（２の補数における
ゼロ）。先行のステージからのキャリ・インはラインＭ
ｍ−５上にあり、そして上記先行のステージからの部分
積はラインＭｍ−６上にある。加算または減算制御は、
Ｍｅ−４及びＭｃ−５の各加算及び減算コマンドによっ
て制御されるトランジスタＭｒｎ−７によって提供され
る。全加算器は、制御セクションの出力を受取る論理ゲ
ートＭｎ　−１、並びにゲートＭｎ−２及び排他的ＮＯ
ＲＭｎ−３を含んでおり、ラインＭｎ−４上の和及びラ
インＭｎ−５上のキャリを作る。

速度は、同じレゾル上でキャリ・リップルの代りにキャ
リ・フィード・フォワードを用いることによって増大す
る。レベルＭａ−１は先行のステージからの部分積また
は和Ｍｍ−６を有しておらず、またキャリ・インＭｎ−
５も有しておらず、従って、加算器は必要でなく、モー
ドＭｎ−８において和（差）を作ってキャリを作らない
制御器だけがあればよい。第２のレベルＭａ−２は、Ｍ
ａ＝１からキャリ・フィード・フォワードを受取ること
がないので、半加算器である。

ダイナミック加算器すなわち３１ステージ・リップリ・
スルー・キャリ加算器の諸加算器ステージのうちの一つ
をレジスタＰの１つのステージとともに第４Ｄ図に示す
。上記加算器ステージは、トランジスタＭｄｌによって
ＱｌまたはＱ３上でゲートされる２つの入力Ｍｅを受取
る。加算器Ｍｄの６つのＬＳＢは、その入力がＱｌ上で
ゲートされる。即ち、スタチックアレイ・レベルＭａ−
１、Ｍａ−２及びＭａ−３が確立されており、そして出
力Ｍｅがこの時点で妥当であるからである。従って、出
力Ｍｆはまだ妥当となっていないが、Ｍｄにおける加算
及びリップル・スルーは開始できる。従って、より多く
の有効ビットがトランジスタＭｄｌにおいてＱ３上でゲ
ートされる。

次の低レベル有効ステージからのキャリ入力Ｍｄ２が、
排他的ＮＯＲ回路Ｍｄ３の１つの入力に、及び、次の高
レベルのステージに対してキャリ出力Ｍｄ５を発生する
キャリ出力ゲートＭｄ４に加えられる。論理ゲー）Ｍｄ
６によって入力Ｍｅ及びキャリ・インから伝播期間が発
生し、Ｍｄｌ付きの論理ゲートＭｄ７によってキャリ発
生期間か発生する。同じ出力Ｍｄ８がラインＭｄ９によ
ってＰレジスタ・ステージの入力に接続され、トランジ
スタＰａによるＱ４上のＩＤＩからの＃ＬＰＲ（Ｐレジ
スタにロード）によってゲートされる。ＰレジスタＴ・
ステージは、１対のインバータＩａ及びＱ２上でゲート
される再循環トランジスタＲｃから成る。出力は、イン
バータＰｃとともに、１つの入力としてのｒＤＩからの
＃ＮＲＰＲ（Ｐレジスタの読出しなし）を有するゲー１
−　Ｐ　ｂによってＱｌ上でＡＬＵ−ｂ入力に加えられ
る。トランジスタＰｂはＱ４上でＡＬＵ−１）人力をプ
リチャージする。

乗算器演算のタイミングを第３Ｃ図の（Ｎ）〜（ｍｍ）
に示す。ＳＯのＱ２上で、レジスタＴがロードされ、ブ
ースのデコーダからの出力Ｍｃは妥当となる。ＭＰＹ命
令がＳｌのＱ３においてデコーダ内で妥当であるとする
と、ＤバスからのＭｉ大入力ＳｌのＱ４において妥当で
ある。ダイナミック加算器Ｍｄの低レベルのビットはＳ
２のＱｌ上でＭｄｌを介してＭｅをロードされ、そして
キャリが３１ビツトの低レベルのものを通じてリップル
を開始し、次いでこれは高レベルの、出力Ｍｆを通じて
Ｓ２のＱ３において継続し、従ってレジスタＰはＰａを
介してＳ２のＱ４上でロードされ、データは、後続のサ
イクルのＱｌ上でＡＬＵ−１にロードされるまで、該レ
ジスタに留まっている。

以上、本発明をその実施例について説明したが、本発明
はこの実施例に限定されるものではない。

以上の説明から、当業者には上述の実施例についての種
々の変形及び本発明についての他の態様が可能である。

かかる変形または態様は全て、特許請求の範囲に記載の
如き本発明の真の範囲内にある。

【図面の簡単な説明】

第１図は本発明にかかる「マイクロコンピュータ・シス
テムのブロック図、第２図は第１図のシステムに使用す
るＭＯ３／Ｌｉマイクロコンピュータ装置（ＣＰＵまた
は中央処理装置を含む）のブロック図、第３Ａ図ないし
第３Ｃ図は第２図のマイクロコンピュータの演算におけ
る電圧または事象対時間の関係を示すタイミングチャー
ト、第４八図ないし第４Ｄ図は第２図のマイクロコンピ
ュータ装置における特定の回路の路線図である。 １０　・　マイクロコンピュータ、 １１　・・・・　メモリ、 １２−−・・・　Ｉ１０装置、 １３、・・・−・・制御バス、 １４　°・・　リード・オンリ・メモリ（ＲＯＭ）、１
５　゛・”　ランダム・アクセス・メモリ、１７　・・
　クロック発生器。

Claims (8)

【特許請求の範囲】
1. （１）半導体基板上に形成されたデジタル信号処理のた
   めのマイクロコンピュータ装置であって、外部へのデー
   タ転送及びアドレス出力のための端子と、 データ入力及びデータ出力を有する演算論理ユニットと
   、 アドレス入力と、データ入力及びデータ出力のための手
   段とを有するメモリと、 前記演算論理ユニットのデータ入力及びデータ出力に、
   前記メモリのデータ入力及びデータ出力のための手段に
   接続された内部バスと、命令に応答して、前記演算論理
   ユニットの動作、並びに前記端子、前記内部バス及び前
   記メモリの間のデータ転送を定義する制御信号を発生す
   るための制御回路手段と、 前記演算論理ユニットと前記内部バスに接続された乗算
   回路と を含むマイクロコンピュータ装置。
2. （２）内部バスが命令バスを含み、メモリがプログラム
   メモリ回路を含み、このプログラムメモリ回路は、命令
   ビットを前記命令バスに置きプログラムカウンタビット
   を前記命令バスから受けるために前記内部バスに各々接
   続された命令レジスタ及びプログラムカウンタと、アド
   レスビットを転送するため前記プログラムカウンタに選
   択的に接続されるアドレス端子と、情報ビットを前記バ
   スに転送するため選択的に接続されるデータ端子とを含
   む特許請求の範囲第１項記載のマイクロコンピュータ装
   置。
3. （３）内部バスが、前記基板の一部を横切って延びデー
   タビットを並列転送可能な複数の導体を含むデータバス
   と、命令ビットを並列転送可能な複数の導体を含む命令
   バスとを含み、メモリがプログラムメモリ回路とデータ
   メモリ回路を含み、このプログラムメモリ回路は、命令
   ビットを前記命令バスに置きプログラムカウンタビット
   を前記命令バスから受けるために前記命令バスに各々接
   続された命令レジスタ及びプログラムカウンタと、アド
   レスビットを転送するため前記プログラムカウンタに選
   択的に接続されるアドレス出力用端子とを含み、データ
   転送端子が、データビットを前記データバスとの間で転
   送するため選択的に接続され、命令ビットを前記命令バ
   スへ転送するため選択的に接続されている特許請求の範
   囲第１項記載のマイクロコンピュータ装置。
4. （４）乗算回路が２つの入力を有し、この各入力で前記
   内部バスから２つの数を受け、制御信号に応答してこれ
   らの２つの数を乗算し、２演算サイクル以内に出力に積
   を発生する特許請求の範囲第１項記載のマイクロコンピ
   ュータ装置。
5. （５）半導体基板上に形成されたデジタル信号処理のた
   めのマイクロコンピュータ装置を有するマイクロコンピ
   ュータシステムであって、 外部へのデータ転送及びアドレス出力のための端子と、 データ入力及びデータ出力を有する演算論理ユニットと
   、 アドレス入力と、データ入力及びデータ出力のための手
   段とを有するメモリと、 前記演算論理ユニットのデータ入力及びデータ出力に、
   前記メモリのデータ入力及びデータ出力のための手段に
   接続された内部バスと、命令に応答して、前記演算論理
   ユニットの動作、並びに前記端子、前記内部バス及び前
   記メモリの間のデータ転送を定義する制御信号を発生す
   るための制御回路手段と、 前記演算論理ユニットと前記内部バスに接続された乗算
   回路と、 前記端子と接続された外部装置と を含むマイクロコンピュータシステム。
6. （６）制御回路手段が外部供給モード信号に応答する手
   段を含み、第１モードでアドレスを命令のため前記メモ
   リに送り命令を実行し、第２モードでアドレスを外部供
   給のため前記端子に送る特許請求の範囲第１項記載のマ
   イクロコンピュータ装置。
7. （７）制御回路手段が、命令サイクルで種々の命令を実
   行するための手段を含み、前記命令は各々種々の機能の
   シーケンスを含み、各命令につき３つ以上の機能を実行
   することによって、命令の実行が１命令サイクルの間に
   オーバラップしてなされる特許請求の範囲第１項記載の
   マイクロコンピュータ装置。
8. （８）演算論理ユニットが、前記バスが並列転送できる
   第二のビット数を越える第一のビット数を並列転送する
   出力を有し、制御回路手段が、種々の機能を実行し、前
   記第二の数を越えないビット数の種々のビット群を前記
   演算論理ユニットから前記バスに供給するための手段を
   含む特許請求の範囲第１項記載のマイクロコンピュータ
   装置。