JPH0218789A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0218789A JPH0218789A JP63168411A JP16841188A JPH0218789A JP H0218789 A JPH0218789 A JP H0218789A JP 63168411 A JP63168411 A JP 63168411A JP 16841188 A JP16841188 A JP 16841188A JP H0218789 A JPH0218789 A JP H0218789A
- Authority
- JP
- Japan
- Prior art keywords
- output
- synchronizing signal
- internal
- output buffer
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するものであって、特
に内部同期信号で出力？制御する半導体記憶装置に関す
るものである。
に内部同期信号で出力？制御する半導体記憶装置に関す
るものである。
〔従来の技術］
第５図は従来の内部同期式半導体記憶装置の構成？示す
ブロック図である。これは内部同期式５ＴＡＴＩＣＲＡ
Ｍの例で、入力信号（内部番地を与えたアドレス信号）
を受ける入カバソファ＋１）、入力信号からアクセスす
べき内部番地を選択するデコーダ（２）、メモリセルを
格子状に配列し、そのアクセスに使われるワード線（３
）とビット緑ｆ５１、読み出されｔ信号を増幅するセン
スアンプ（６）及び外部信号に整形する出力バッ７ア（
７）があり、！２！に、ワード縁（３） 、ビット巌〔
５）％センスアンプ（６）、出力バッファ（７）等に同
期信号を内部的に発生して送っている内部同期信号発生
口Ｋ （９）とから成っている。
ブロック図である。これは内部同期式５ＴＡＴＩＣＲＡ
Ｍの例で、入力信号（内部番地を与えたアドレス信号）
を受ける入カバソファ＋１）、入力信号からアクセスす
べき内部番地を選択するデコーダ（２）、メモリセルを
格子状に配列し、そのアクセスに使われるワード線（３
）とビット緑ｆ５１、読み出されｔ信号を増幅するセン
スアンプ（６）及び外部信号に整形する出力バッ７ア（
７）があり、！２！に、ワード縁（３） 、ビット巌〔
５）％センスアンプ（６）、出力バッファ（７）等に同
期信号を内部的に発生して送っている内部同期信号発生
口Ｋ （９）とから成っている。
次に動作について説明する。第５図に２いて、内部同期
信号発生回ｇ （９）は入力信号が変化するのを受けて
、パルス（内部同期信号）を発生させる。
信号発生回ｇ （９）は入力信号が変化するのを受けて
、パルス（内部同期信号）を発生させる。
このパルスは入力する凹路によって遅延を与えられる（
例えば、センスアンプ（６）に入力する内部同期信号は
ピント１（５１に入力する内部同期信号より遅らされて
いる）。そして、信号が入力から入って、出力から出る
流れに沿って、内部同期信号で各回路を信号が来る直前
に初期化するようにタイミングを調節される。
例えば、センスアンプ（６）に入力する内部同期信号は
ピント１（５１に入力する内部同期信号より遅らされて
いる）。そして、信号が入力から入って、出力から出る
流れに沿って、内部同期信号で各回路を信号が来る直前
に初期化するようにタイミングを調節される。
初期化というのは、例えばＣＭＯＳ回路においては、イ
ンバータが最も敏感となる中間電位に各回路の入力を設
定して前段りりの信号を待つことで、これＫｊつて入力
後、最も速く信号を処理することができる。
ンバータが最も敏感となる中間電位に各回路の入力を設
定して前段りりの信号を待つことで、これＫｊつて入力
後、最も速く信号を処理することができる。
この内部同期式半導体記憶装置内で処理されていく信号
の波形の時間に対する変化を第６図に示す。図に２いて
、ワード線（３）の電位は、内部同期パルスによって前
周期に選択されてい友ものが非選択になる様子を示し、
ビット巌（５）、センスアンプ（６）、出カバソファ（
７）の電位は前周期のデータが一度初期化（中間電位に
強制的に一致させる）し元あと、前段の信号が伝達され
て新しいデータを出力する様子？示している。具体的に
いえば、初期化され之ピント線（５）ヲセル（４）が駆
動してデータを伝え、初期化されたセンスアンプ（６）
ｔビット綴【５）が駆動し、初期化さｎ次出力バゾファ
＋７）全センスアンプ（６）が駆動する。
の波形の時間に対する変化を第６図に示す。図に２いて
、ワード線（３）の電位は、内部同期パルスによって前
周期に選択されてい友ものが非選択になる様子を示し、
ビット巌（５）、センスアンプ（６）、出カバソファ（
７）の電位は前周期のデータが一度初期化（中間電位に
強制的に一致させる）し元あと、前段の信号が伝達され
て新しいデータを出力する様子？示している。具体的に
いえば、初期化され之ピント線（５）ヲセル（４）が駆
動してデータを伝え、初期化されたセンスアンプ（６）
ｔビット綴【５）が駆動し、初期化さｎ次出力バゾファ
＋７）全センスアンプ（６）が駆動する。
従来の内部同期式半導体記憶装置は以上のように構成さ
れているので、出力のために出力回路の大きなトランジ
スタを動作しｔ際に、そのｔ流にＬるＧＮＤ Ｖベルの
変動を入力信号の変化として捕えて、内部同期信号発生
回路が動作し、出力回路を初期化することに裏って再度
出力回路のトランジスタにｔＡを流して、ＧＮＤレベル
の変動を招き。
れているので、出力のために出力回路の大きなトランジ
スタを動作しｔ際に、そのｔ流にＬるＧＮＤ Ｖベルの
変動を入力信号の変化として捕えて、内部同期信号発生
回路が動作し、出力回路を初期化することに裏って再度
出力回路のトランジスタにｔＡを流して、ＧＮＤレベル
の変動を招き。
発振状態に陥るという問題点かあつ九。
この発明は上記の二う々問題点を解消するためになされ
たもので、出力口ｖｒを動作させることに二って生じる
ＧＮＤレベルの変動を入力の変化としてとり込まない内
部同期式半導体記憶装置ｉ得ること全目的とする。
たもので、出力口ｖｒを動作させることに二って生じる
ＧＮＤレベルの変動を入力の変化としてとり込まない内
部同期式半導体記憶装置ｉ得ること全目的とする。
〔課題？解決するための手段］
この発明に係る内部同期式半導体記憶装置は、内部の各
回路を初期化する人力信号の変化を受けて動作する内部
同期信号発生回路を有するが、出カバソファが動作中（
初期化中及びデータ出力時）ＩＩ′ｉ内部同期信号発生
回路で動作させない機能を有するものである。
回路を初期化する人力信号の変化を受けて動作する内部
同期信号発生回路を有するが、出カバソファが動作中（
初期化中及びデータ出力時）ＩＩ′ｉ内部同期信号発生
回路で動作させない機能を有するものである。
この発明における内部同期信号発生回路は、各回路を初
期化するパルスを発生させると同時に、出力バッファを
初期化するパルスによって自らの動作を不能にし、工っ
てデータ出力中のＧＮＯＶベルの変動を入力変化として
捕えないエラにする。
期化するパルスを発生させると同時に、出力バッファを
初期化するパルスによって自らの動作を不能にし、工っ
てデータ出力中のＧＮＯＶベルの変動を入力変化として
捕えないエラにする。
以下、この発明の一実施例を図について説明する。第１
図はこの実施例の構成を示すブロック図である。例とし
てとり挙げた半導体記憶装置は５ｔａｔｉｃ ＲＡＭで
ある。図に２いて、ｆｌ） 〜（７）は第５図の従来例
に示し九ものと同等であるので説明は省略する。（８）
は内部同期信号発生回路で、従来例と異り、第２図に示
す帰還回路Ａ＠が新たに加わっている。第２図にｐいて
出力バンンア（７）を初期化する内部同期信号が、同時
に内部同期信号発生回路（８）の出力段（ロ）に帰還さ
れ、出力段（ロ）に電源を供給するｐ−ａｈ ）ランジ
スタロ尋のゲートに入力している。
図はこの実施例の構成を示すブロック図である。例とし
てとり挙げた半導体記憶装置は５ｔａｔｉｃ ＲＡＭで
ある。図に２いて、ｆｌ） 〜（７）は第５図の従来例
に示し九ものと同等であるので説明は省略する。（８）
は内部同期信号発生回路で、従来例と異り、第２図に示
す帰還回路Ａ＠が新たに加わっている。第２図にｐいて
出力バンンア（７）を初期化する内部同期信号が、同時
に内部同期信号発生回路（８）の出力段（ロ）に帰還さ
れ、出力段（ロ）に電源を供給するｐ−ａｈ ）ランジ
スタロ尋のゲートに入力している。
次に動作について説明する。第３図は第１図に示す半導
体記憶装置内で処理されていく信号の波形の時間に対す
る変化を示す。
体記憶装置内で処理されていく信号の波形の時間に対す
る変化を示す。
入力が変化するとそれを捕えて、内部同期信号が発せら
れ、遅延回路αａｔ通って、各回ｖＦ（ワード＋ｉ＠
［３）、ピント、＠ （５＞、センスアンプ（６）、出
カバン７ア（７１） Ｖｒ−人力する。第３図には遅延
回路ａｔ）を通った後、各回路に入力する遅延を与えら
れ念内部同期信号が示されている。内部同期信号の機能
は従来例と同じで、各回ａｔ初期化し、前段からの信号
を素速く伝達するのに備える。
れ、遅延回路αａｔ通って、各回ｖＦ（ワード＋ｉ＠
［３）、ピント、＠ （５＞、センスアンプ（６）、出
カバン７ア（７１） Ｖｒ−人力する。第３図には遅延
回路ａｔ）を通った後、各回路に入力する遅延を与えら
れ念内部同期信号が示されている。内部同期信号の機能
は従来例と同じで、各回ａｔ初期化し、前段からの信号
を素速く伝達するのに備える。
さて、出力バッファ（７）の比較的大きなトランジスタ
が動作すると、大電流が流れ、内部ＧＮＤ Ｖベルが揺
動する。このＧＮＤレベルの揺動は、内部同期信号発生
回路（８）にとっては入力信号の変化と同じことである
。この入力信号の揺動は出力バッファ（７）の動作と同
時に起きるが、出カバソファ（７）の動作は出力バッフ
ァ（７）に入る内部同期信号で起動されている。この実
施例では、出カバソファ（７）全動作させる内部同期信
号全内部同期信号発生回路（８）にフィードバックし、
第２図に示す二うに内部同期信号？発生させる几めの電
源を切断することによって、出力が変化する際には内部
同期信号が発生しないようにし九。
が動作すると、大電流が流れ、内部ＧＮＤ Ｖベルが揺
動する。このＧＮＤレベルの揺動は、内部同期信号発生
回路（８）にとっては入力信号の変化と同じことである
。この入力信号の揺動は出力バッファ（７）の動作と同
時に起きるが、出カバソファ（７）の動作は出力バッフ
ァ（７）に入る内部同期信号で起動されている。この実
施例では、出カバソファ（７）全動作させる内部同期信
号全内部同期信号発生回路（８）にフィードバックし、
第２図に示す二うに内部同期信号？発生させる几めの電
源を切断することによって、出力が変化する際には内部
同期信号が発生しないようにし九。
第３図の入力波形の部分に出力変化に伴う入力信号の揺
動を示しである。従来の内部同期信号発生回路（９）を
もつ、半導体記憶装置の場合、この揺動も入力変化とし
て内部同期信号全開してしまうので、出力バッファ（７
）の変化を受けて、出力バッファ（７）が初期化される
という発振状態に陥っていｍｏこの実施例では、第３図
の内部同期信号ｌの部分に示されているように、内部同
期信号４にＬるフィードバックを受けて、内部同期信号
は発生されない。
動を示しである。従来の内部同期信号発生回路（９）を
もつ、半導体記憶装置の場合、この揺動も入力変化とし
て内部同期信号全開してしまうので、出力バッファ（７
）の変化を受けて、出力バッファ（７）が初期化される
という発振状態に陥っていｍｏこの実施例では、第３図
の内部同期信号ｌの部分に示されているように、内部同
期信号４にＬるフィードバックを受けて、内部同期信号
は発生されない。
な２．上記実施例では、出力バッファ（７）？初期化す
る内部同期信号（第３図に示し、ている内部同期信号４
）をフィードバックし、内部同期信号発生回路（８）の
出力段α■に入れたが、この信号が十分でないとき、第
４図に示す帰還回路ＢＱ３で信号を時間的に延長しても
よい。
る内部同期信号（第３図に示し、ている内部同期信号４
）をフィードバックし、内部同期信号発生回路（８）の
出力段α■に入れたが、この信号が十分でないとき、第
４図に示す帰還回路ＢＱ３で信号を時間的に延長しても
よい。
以上のように、この発明に工れば、出力バッファ全初期
１ヒする内部同期信号を内部同期信号発生回路にフィー
ドバンクし、出力変化時に内部同期信号全発生しないよ
うｒこし之ので、出力変化時のＧＮＤ Ｖベル揺動等で
入力レベルが動いｔときに、内部同期信号を発生（７て
ついには発振状態に陥ったりすることがない。
１ヒする内部同期信号を内部同期信号発生回路にフィー
ドバンクし、出力変化時に内部同期信号全発生しないよ
うｒこし之ので、出力変化時のＧＮＤ Ｖベル揺動等で
入力レベルが動いｔときに、内部同期信号を発生（７て
ついには発振状態に陥ったりすることがない。
第１図はこの発明の一実施例による内部同期式半導体記
ｔは装置の構成を示すブロック図、第２図はこの発明の
一実施例による内部同期信号発生回路の回路図、第３図
は第１図に示す回路内部回路の電位変化を示す図、第４
図はこの発明の他の実施例による内部同期信号発生回路
の回路図、第５図は従来の内部同期式半導体記憶装置の
構成を示すブロック図、第６図は従来の内部同期式半導
体記憶装置の内部回路の電位変化を示す図である。 図に２いて、Ｉｔ）は入力バッファ、【２）ハデコーダ
、（３）はワード線１、（４） ｕ セル、（５）はビ
ット線、（６）ｖ′ｉセンスアンプ、（７）ｉｌ出カバ
ソファ、（８）は内部イ言号発生回路、ａＱ１″を遅延
回路、ａ乃は出力段、（６）は帰還回路Ａ、０Ｊｒｉ帰
還回ｖｔＢ、Ｑ４１はｐ −ａｈ ）ランジスタである
。 な２、図中、同一符号は同一、ｉ友は相当部分を示す。
ｔは装置の構成を示すブロック図、第２図はこの発明の
一実施例による内部同期信号発生回路の回路図、第３図
は第１図に示す回路内部回路の電位変化を示す図、第４
図はこの発明の他の実施例による内部同期信号発生回路
の回路図、第５図は従来の内部同期式半導体記憶装置の
構成を示すブロック図、第６図は従来の内部同期式半導
体記憶装置の内部回路の電位変化を示す図である。 図に２いて、Ｉｔ）は入力バッファ、【２）ハデコーダ
、（３）はワード線１、（４） ｕ セル、（５）はビ
ット線、（６）ｖ′ｉセンスアンプ、（７）ｉｌ出カバ
ソファ、（８）は内部イ言号発生回路、ａＱ１″を遅延
回路、ａ乃は出力段、（６）は帰還回路Ａ、０Ｊｒｉ帰
還回ｖｔＢ、Ｑ４１はｐ −ａｈ ）ランジスタである
。 な２、図中、同一符号は同一、ｉ友は相当部分を示す。
Claims (1)
- 自己発生のノイズに対し、鈍感な内部同期信号発生回路
を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168411A JPH0218789A (ja) | 1988-07-06 | 1988-07-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168411A JPH0218789A (ja) | 1988-07-06 | 1988-07-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218789A true JPH0218789A (ja) | 1990-01-23 |
Family
ID=15867628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168411A Pending JPH0218789A (ja) | 1988-07-06 | 1988-07-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218789A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954093A (ja) * | 1982-09-21 | 1984-03-28 | Toshiba Corp | 半導体記憶装置 |
| JPS60133591A (ja) * | 1983-12-01 | 1985-07-16 | モトローラ・インコーポレーテツド | アドレス遷移パルス回路 |
-
1988
- 1988-07-06 JP JP63168411A patent/JPH0218789A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954093A (ja) * | 1982-09-21 | 1984-03-28 | Toshiba Corp | 半導体記憶装置 |
| JPS60133591A (ja) * | 1983-12-01 | 1985-07-16 | モトローラ・インコーポレーテツド | アドレス遷移パルス回路 |
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