JPH0218792A - Ｅｐｒｏｍプログラミング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＥＰＲＯＭのプログラミング装置に関する
ものである。

〔従来の技術〕

第７図は、ＥＰＲＯＭの高速書込みのフローチャートで
ある。第８図は、従来のＥＰＲＯＭプログラミング装置
のブロック図である。

次に動作について説明する。第７図（Ｓｌ）で初期アド
レスの設定を行い、（Ｂ２）でループ回数Ｎをループ制
限値りにする。次に（Ｂ８）でループ回数Ｎから１を減
算し、（Ｂ４）で（Ｓｌ）で設定されたアドレスに対し
て一定パルス幅の書込み信号による第１のＰ）込みを行
う。次に、（Ｂ６）でループ回数Ｎが０と等しいか否か
を判定する。ループ回数ＮがＯでない場合には、（Ｂ６
）で書込まれたデータが読出し可能か否かが判定される
。ここで読出し不可能な場合には（Ｂ３）へもどりルー
プ回数Ｎが１減算され、（Ｂ４）で再び第１の書込みが
行われる。以後、（Ｂ６）で￥り込まれたデータの読出
しが可能になるまで、ループ回数Ｎを１ずつ減算しなが
ら、（８８）（８４）（Ｂ６）（８６）のループを繰り
返す。このループでループ回数ＮがＯと等しくなった場
合には、（Ｓ７）で書込まれたデータの読出しが可能か
否かを判定し、読出し不可能の場合には（Ｂ８）でＥＰ
ＲＯＭの不浪品表示がされて書込みは終了する。（Ｂ６
）又は（Ｓ７）で読出し可能と判定された場合は、（Ｂ
９）で実際のループ回数（Ｉ、−Ｎ）に比例したパルス
幅の追加パルスによる第２の書込み（以下追加書込みと
記す。）が行われる。次に（ＳＩＯ）で最終アドレスか
否かが判定され、最終アドレスでない場合には（Ｓｏ）
で次のアドレスに設定され、　（Ｓｚ）へ戻り次のアド
レスの書込み、読出しへと続く。最終アドレスである場
合には（Ｓ１２）でＥＰＲＯＭの良品表示を行い、書込
みは終了する。

第８図に従来のプログラミング装置のブロック図を示す
。ＣＰＵ　（Ｂｌ　）によって実行されるプログラムは
、メモリー（Ｂ２）よりパスライン（１０１）を介しで
送られる。ＥＰＲＯＭ　（１１の電源はプログラマブル
電源（Ｂ８）によって与えられ、プログラマブル電源（
Ｂ８）はパスライン（１０１）を介してＣＰＵによって
制卸される。ＥＰＲＯＭ　＋１）への書込み信号、読出
し信号、アドレス信号は、パスラインＨｏｔ）及びピン
エレクトロニクス（Ｂ４）内のドライバ（Ｂ４ａ　）を
介してＣＰＵから与えられる。ドライバ（Ｂ４ａ）は、
パスライン（１０］）、ピンエレクトロニクスコントロ
ールライン（１０２）を介してＣＰＵによりそのオン・
オフが制御される。

書込みは、ＥＰＲＯＭ　ｔｌ）に電源、アドレス信号、
書込み信号を与えて行う。このとき、各アドレスに書込
まれるべきデータを記憶する。ＲＯＭデータメモリ（Ｂ
９）をＣＰＵによって読出し状態にしておき、ピンエレ
クトロニクス（Ｂ４）内のドライバ（Ｂ４ｂ）　ヲバス
ライン（］Ｂ０）　、ピンエレクトロニクスコントロー
ルラインＵＯＺ）を介してＣＰＵによってオンに切換え
ることによって書込みデータがＥＰＲＯＭ　（υのデー
タピンに与えられる。

ベリファイは、　ＥＰＲＯＭ　（１）に電源、アドレス
信号、読出し信号を与えて行う。このとき、パスライン
（１０１）、　ピンエレクトロニクスコントロールライ
ン（１０２）を介してＣＰＵによってドライバ（Ｂ４ｂ
）をオフｆこ切換え、読出しデータはコンパレータ（Ｂ
１０）に出力される。読出しデータと書込みデータの比
較はコンパレータ（Ｂ４０　）において行い、そのパス
又はフェイルの判定はＣＰＵにおいて行う。ベリファイ
結果のパス又はフェイルによる分岐はＣＰＵにおいて行
われ、以上のような書込み、ベリファイのフローが繰り
返される。

以上のように、従来のプログラミング装置のアドレス発
生、ベリファイ結果のパス又はフェイルによる分岐など
をＣＰＵにおいＣ行っているため、プログラミング時間
は長くかかる。

〔発明が解決しようとする課題〕

従来のプログラミング装置は、第７図に示す複雑なフロ
ーを第８図に示すようにＣＰＵによるソフト処理によっ
て実現していたため、書込み時間が長いという問題点が
あった。

この発明は上記のような課題点を解消するためになされ
たもので、沓込み時間の高速化を実現できるＥＰＲＯＭ
プログラミング装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るＥＰＲＯＭプログラミング装置は、高速
プログラムジェネレータを設けたので、高速プログラム
特有の処理により書込み時間の短縮を実現したものであ
る。

〔作用〕

この発明におけるＥＰＲＯＭプログラミング装置は、第
１の書込み時のループ回数のカウント、及びベリファイ
でのパス又はフェイル結果による分岐機能により、高速
プログラム特有の処理を実現する。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例を示すブロック図である。

このブロック図によって実行されるプログラムは、パス
ライン（１０１）を介してメモリ（Ｂ２）からＣＰＵ（
Ｂｌ）に送られる。ＥＰＲＯＭ　ｕｌのＷｌ源はプログ
ラマブルＮ、源によって与えられ、プログラマブル電源
（Ｂ８）はパスライン（１０１）を介してＣＰＵによっ
て制御される。書込みを行うアドレスは、メモリパター
ンジェネレータ（以下ＭＰＧと記す）　（Ｂ６）によっ
て指定される。ＭＰＧ（Ｂ６）はパスライン（１０１）
を介してＣＰＵによって制御される。ＭＰＧ（Ｂｓ）で
指定されたアドレスは、ピンエレクトロニクス（Ｂ４）
内のドライバ（Ｂ１１）を介してＥＰＲＯＭ　（１１に
与えられる。書込みにおいて、ＥＰＲＯＭ　ｉｌ＋に４
丸る書込み信号・読出し信号の設定、＠１の書込み後の
ベリファイ結果であるパス又はフェイルによる条件分岐
、追加書込み時のパルス幅の決定は高速プログラムジェ
ネレータ（以下ＩＰＧと記す）　（Ｂ６）によって行な
われる。ＩＰＧ（Ｂ６）は、ＭＰＧ（Ｂ６）でＥＰＲＯ
Ｍ　（１１のアドレス指定後、ＭＰＧ（ＢＳ）によって
起動され、指定されたアドレスの吉込みが完了すればＭ
ＰＧにもどる。

タイミングジェネレータ（Ｂ７）は、一定のパルス幅を
もったパルスを発生する。タイミングジェネレータ（Ｂ
７）は、パスライン（１０１）を介してＣＰＵによって
制御される。タイミングジェネレータ（Ｂ７）から出力
されたパルスは、フォーマツタ（Ｂ８）に入力される。

フォーマツタ（Ｂ８）はＩＰＧ（Ｂ６）によって制御さ
れており、これによりＥＰＲＯＭ　（１）に与える書込
み信号、読出し信号のタイミングが決定される。

フォーマツタ（Ｂ８）から出力された書込み信号、読出
し信号はピンエレクトロニクス（Ｂ４）内のドライバ（
Ｂ１１　）を介してＥＦＲＯＭ　（１月と与えられる。

ドライバ（Ｂ１１）　ババスライン（１０１）、ピンエ
レクトロニクスコントロールライン（１０２）を介して
ＣＰＵによって制御される。

書込み時にＥＰＲＯＭ　Ｌｌ＋に与える書込み信号はフ
ォーマツタ（Ｂ８）より出力される。書込まれるデータ
は、ＲＯＭデータメモリ（Ｂ９）からピンエレクトロニ
クス（Ｂ４）内のドライバ（Ｂ４ｂ）を介して、ＥＦＲ
ＯＭ（１）のデータ信号線（２）に与えられる。このと
き、ＲＯＭデータメモリ（Ｂ９）はＭＰＧ（Ｂ６）によ
って読出し状態に設定される。ドライバ（Ｂａｂ）はＩ
ＰＧ　（Ｂ１６）によってオフからオンに切換えられる
。

ベリファイは、フォーマツタ（Ｂ８）より読出し信号を
出力して行う。このとき、ドライバ（Ｂ４ｂ）はＩＰＧ
（Ｂ６）によりオンからオフに切換え、コンパレータ（
Ｂ４ｅ）において読出しデータと書込みデータが一致す
るか否かが判定される。

第２図は、第】図のＩＰＧで第１の書込みにおけるＭ）
込みパルスをカウントするメモリを実現した例を示す回
路図である。この構成について詳細に説明すると、ＥＰ
ＲＯＭ　（１）のアドレス端子（３）、プログれる。Ｅ
ＰＲＯＭ　（１）の各アドレスはｎ個のビットから構成
されており、ｎ個のデータ端子（２）はｎ個のドライバ
（Ｂ４ｂ）を介して第１図のＲＯＭデータメモリ（Ｂ９
）と接続されており、書込みデータが与えられる。ドラ
イバ（Ｂ４ｂ）にはコントロール信号線が接続されてお
り、ＣＰＵからドライバ・コントロール信号（Ｓｉｇ、
１）が与えられ、そのオン・オフが制御される。ｎ個の
データ端子（２）は５．ｎ個のＦＯＲ回路（７）の入力
側の一方に接続されている。ＦＯＲ回路（７）の他方の
入力はＲＯＭデータメモリ（Ｂ９）と接続されており、
読出しデータの期待値が４丸られる。

ＥＯＲ回路（７）でベリファイを行い、書込んだデータ
が読出し可能であるか否かが判定される。

ｎ個のＦＯＲ回路（７）の出力側はＮＯＲ回路（８）の
入力側と接続されている。すなわち、ＮＯＲ回路（８）
は、９個すべてのビットがパスであればハイレベル信号
を、１個以上のフェイルがあればローレベル信号を出力
する。ｎ個のドライバ（６）はピンエレクトロニクス内
のドライバ（Ｂ４ｂ）に対応し、ｎ個のＥＯＲ回路（７
）とＮＯＲ回路（８）はコンパレータ（Ｂ１０）に対応
する。

ＮＯＲ回路（８）の出力側はＮＡＮＤ回路（９）の入力
側の一方と接続されており、他方の入力側は、インスト
ラクションメモリ（以下Ｉ　１Ｍ、と記す）　Ｑｌｌｌ
と接続されており、ストローブ信号（Ｓｉｇ、２）が与
えられる。Ｉ　、Ｍ　ＱＩＪの機能については、後に説
明する。

ＮＡＮＤ回路（９）はストローブ信＠（Ｓｉｇ、２）に
より、ＥＯＲ回路（７）での判定結果を取り込む。

ＮＡＮＤ回路αＯとＮＡＮＤ回路αυはフリップフロッ
プ回路であり、ベリファイのパスデータのラッチ回路更
を構成する。ＮＡＮＤ回路（９）の出力側はＮＡＮＤ回
路αＯの入力側の一方に接続されており、ＮＡＮＤ回路
ＱＯの他方の入力側はＮＡＮＤ回路αυの出力側と接続
されている。ＮＡＭ）回路αＧの出力側はＮＡＮＤ回路
ｄｌｌの一方の入力側と接続されており、他方の入力側
はＩ　、Ｍ、α９と接続されておりリセット信号（Ｓｉ
ｇ８）が与えられる。ラッチ回路凹に取り込まれた内容
はリセット信号（Ｓｉｇ８）によりリセットされる。

ＮＡＮＤ回路αＤの出力側はドライバ０を介してベリフ
ァイデータ信号線α４と接続されており、ベリファイの
パス又はフェイルの情報（以下ベリファイデータと記す
）として出力される。ドライバ（至）にはコントロール
信号線が接続されており、Ｉ　、Ｍ。

ａ９よりオーバーライドモード信号（以下Ｏ■χ信号と
記す）　（Ｓｉｇ４）が与えられそのオン・オフが制御
される。

パルスカウント用メモリμｓの出力イネーブル端子はＮ
ＯＴゲートＱｆｉを介してＩ　、Ｍ、α９と接続されて
おり、ＯＷＭ信号（Ｓｉｇ４）が４尤られる。すなわち
、ＯＷＭ信号（Ｓｉｇ４）がローレベルであれば、ドラ
イバ亜はオンとなり、かつパルスカウント用メモリ時か
らデータは出力されない。ＯＷＭ信号（Ｓｉｇ　４　）
がハイレベルであれば、ドライバ（２）はオフとなり、
かつパルスカウント用メモリαＧは読み出し状態となる
。パルスカウント用メモリ時のライトイネ−ブーｉ爾″
子はＩ　、Ｍ、　０９と接続されており、ライトメモリ
信号（以下型信号と記す）（Ｓｉｇ６）が与えられパル
スカウント用メモリａ９のデータ書込み状態が選択され
る。すなわち、■信号（Ｓｉｇ５　）がローレベル信号
であればパルスカウント用メモリ時は書込み状態、ハイ
レベル信号であれば書込み禁止状態となる。パルスカウ
ント用メモリ四のデータ端子はべりファイデータ信号線
α４と接続されており、ベリファイによるパス又はファ
イルデータの入出力が行われる。

パルスカウント用メモリ時のアドレス端子はダウンカウ
ンタａ力の出力と接続されており、ダウンカウンタ叩は
第１の書込み回数をカウントすると共にパルスカウント
用メモリμｓのデータの書込み及び読出しのためのアド
レスを指定する。ダウンカウンタ卯の入力はラッチ回路
−と接続されており、ラッチ回路−はプログラム中で設
定されたループ制限値りをラッチする。ダウンカウンタ
叩のロード端子はＩ　１Ｍ、α９と接続１されており、
ダウン力すると、ダウンカウンタαηはラッチ回路（至
）からループ制限値りに再セットされる。ダウンカウン
タＱ７＋のクロック端子はＩ　０Ｍ、α９と接続されて
おり、ここにカウントダウン信号（Ｓｉｇ７）を与える
とダウンカウンタ卯はカウントダウンし、パルスカウン
ト用メモリ時にアドレスを出力する。ダウンカウンタ叩
がＯとなれば、ターミナルカウント端子よりターミナル
カウント信号（Ｓｉｇ８）を出力し、この信号がハイレ
ベルであればループ回数がループ制限値りに達したこと
を示す。

パルスカウント用メモリμｓの概略図を第８図に示す。

初期状態としてパルスカウント用メモリ（至）のデータ
は０となっている。この動作について説明すると、ＯＷ
Ｍ信号（Ｓｉｇ　４　）をローレベルにすることにより
ドライバ（２）をオン状態にし、ダウンカウンタセット
信号（８４ｇ６）をローレベルにすることによりダウン
カウンタａηはループ制限値しにセツトされる。始めに
、開信号（Ｓｉｇ５　）をローレベルにすることにより
、パルスカウンタ用メモリμｓのＬ番地に１を書込む。

次にカウントダウン信号（Ｓｉｇ？）によってダウンカ
ウンタα力にクロックを与えカウントダウンを行い、ダ
ウンカウンタα力のデータを（Ｌ−１）とする。ここで
ｇｌの書込みを行い、ＥＯＲ回路（ハでこのベリファイ
が行われる。ベリファイデータは、パルスカウント用メ
モリ叫の（Ｌ−４）番地に書込まれる。すなわち、ｎビ
ットすべてで書込みデータと読出しデータが一致すれば
′０”　１ビツトでも一致しないときは′１″を書込む
。後者のときは、再び第１の書込みを行い、そノ結果を
パルスカウント用メモリ（２）の（Ｌ−２）番ｆｉに書
込む。以下、書込みデータと読出しデータが一致するま
でこのループを繰り返す。ダウンカウンタσηの値がＯ
になってもベリファイがフェイルのときは、ＥＰＲＯＭ
（υは不良品であるから、ＩＰＧは終了する。

ベリファイがパスとなれば、ダウンカウンタセット信号
（Ｓｉｇ　６　）によりダウンカウンタＯηをループ制
限値りに再設定し、開信号（Ｓｉｇ６）をハイレベルに
固定することによりパルスカウント用メモリ叫を読出し
吠態に設定する。ＯＷＭ信号（Ｓｉｇ　６　）をハイレ
ベルにすることによりドライバ（至）をオフ状ｇにＬ、
同時にパルスカウント用メモリμｓの出力イネーブル端
子にはローレベル信号を与えることにより、Ｌ番地のデ
ータが読み出され、ベリファイデータ信号線側に出力さ
れる。第２の書込へにおける書込み信号のパルス幅は第
１の書込み時のループ回数に比例するので、ダウンカウ
ンタ１１１７）にカウントダウン信号（Ｓｉｇ７）を与
えることによりパルスカウント用メモリ０９の（Ｌ−ｘ
）番地、（Ｌ〜２）番地と順にベリファイデータを読出
し、データがＩＩｎとなっているビット数に比例したパ
ルス幅の宙込み信号が与えられる。ベリファイデータが
“０”となると第２の書込みは終了する。

第４図は、第１図のＩＰＧ（Ｂ６）でベリファイデータ
などによる条件分岐を外部回路で実現した伜１６・示す
回路図である。

この図について説明すると、　ＭＰＧ（Ｂ６）において
ＥＰＲＯＭ　（υの書込みを行うアドレスを設定し、高
速パターンジェネレータを実行するためのマイクロプロ
グ、ラム（以下マイクロプログラムと記す）を起動する
。Ｉ、Ｍ側９にはこのマイクロプログラムが記憶されて
おり、ＩＰＧ（Ｂ６）はＩ　１Ｍ、Ｑ９の内容に従って
実行される。Ｉ　、Ｍ、Ｑ９には各種信号線が接続され
ており、マイクロプログラムに従って各種信号（Ｓｉｇ
　２〜７．９．１０．１２〜］６）が出力される。プロ
グラムカウンタ■（以下ＰＣと記す）はＩ、Ｍ、ＱＩ内
のマイクロプログラムのアドレスを示す。ＰＣＱのクロ
ック端子３旧とは一定間隔のクロックが与えられ、マイ
クロプログラムは一定の速度で実行される。

タイマー１０及びタイマー２（ハ）のクロック端子はＩ
、Ｍ、Ｑ（Ｊと接続されており、それぞれタイマ−２ス
タート信号（Ｓｉｇ９）及びタイマ−２スタート信号（
ＳｉｇｌＯ）が与えられる。タイマー１＠及びタイマー
２（ハ）の出力は共にＮＡＮＤ回路例の入力側と接続さ
れている。ＮＡＮＤ回路□□□の出力側は、ＰＣ■のイ
ネーブル端子と接続されており、タイマーｌ＠又はタイ
マー２βの動作中はＰＣＱ）にカウント禁止命令が与え
られる。タイマー１Ｑ２は第１の書込み時、タイマー２
（ハ）は第２の書込み時に動作させることにより、それ
ぞれの書込みにおける書込み信号のパルス幅に応じたカ
ウント禁止信号が与えられる。すなわち、タイマー１＠
又はタイマー２ＦＡの動作中はＰＣＱにクロックが与え
られてもカウントされず、ＥＰＲＯＭ　ｔｌ＋に任意の
パルス幅の書込み信号が与えられる。

データセレクタ（至）のデータ入力（２５１）は第２図
のダウンカウンタα力のターミナルカウント端子、及び
ＮＯＴゲート（ホ）を介してベリファイデータ信号線σ
Ｉと接続されており、それぞれターミナルカウント信号
（Ｓｉｇ８）、パスデータ信号（Ｓｉｇｌｌ）が与えら
れる。また、電源２７がデータ入力（２５ａ）に接続さ
れている。データセレクタ（イ）の選択端子（２５ｂ）
はＩＭＱｉｌと接続されており、アクション信号（８３
ｇ１２）が与えられる。アクション信号（８３ｇ１２）
　１．ｔ、デー・タセレクタ（ホ）のデータ入力（２５
ｍ）の中から任意の１個を選択し、データセレクタ（ハ
）のデータ出力（２５ｃ）より出力させる。データセレ
クタ（ハ）のデータ出力（２５ｏ）は、ＮＡＮＤ回路（
ハ）の入力側の一方と接続されている。ＮＡＮＤ回路■
回路力の入力側は、ＩＭａｃｓと接続されており、ブラ
ンチ信号（８４ｇ１８）が与えられる。ブランチ信号（
８４ｇ１８）によりマイクロプログラム内での分岐の有
無が判定される。

ＮＡＮＤ回路（支）の出力側は、ＰＣ■のロード入力と
接続されており、ここにローレベル信号が与えられると
Ｉ、Ｍ、α優からＰＣ■ヘアドレス信号（Ｓｉｇ１６）
が与えられ、ＰＣ■がプリセットされる。すなわち、ア
クション信号（Ｓｉｇ１２）により、データセレクタ□
□□の入力のうちのいずれかを選択し、ブランチ信号（
８４ｇ１８）をハイレベルにした時、データセレクタ（
ト）の出力がハイレベルであればＮＡＮＤ回路弼回路力
はローレベル信号となり、ＰＣ（イ）がアドレス信号（
Ｓｉｇ１６）によりプリセットされ、マイクロプログラ
ムでの飛先アドレスが設定される。データセレクタ（２
）の出力がローレベル信号であればＮＡＮＤ回路（至）
の出力はハイレベル信号であるため、アドレス信号（Ｓ
ｉｇｉ６）は与えられない。アクション信号（Ｓｉｇ１
２）により電源−が選択されたときは、データセレクタ
（７）の出力はハイレベル信号となり、マイクロプログ
ラムの無条件ジャンプが行われる。

１、Ｍ、Ｑ９は、フォーマツタ（Ｂ８）と接続されてお
り、これに書込み信号イネーブル信号（Ｓｉｇ１４）が
与えられる。この信号をハイレベルに設定することによ
り、ＥＰＲＯＭ　（ｇに書込み信号が与えられる。

１、Ｍ、Ｑ９は、フォーマツタ（Ｂ８）と接続されてお
り、これに読出し信号イネーブル信号（Ｓｉｇ１６）が
与えられる。この信号をハイレベルに設定することによ
り、ＥＰＲＯＭ　（υに読出し信号が与えられる。

また、Ｉ、Ｍ、（１９からは上記各信号の他に、ストロ
ーブ信号（Ｓｉｇ２）、リセット信号（Ｓｉｇ８）　、
ＯＷＭ信号（Ｓｉｇ　４　）　、”信号（Ｓｉｇ５　）
　、ダウンカウンタセット信号（Ｓｉｇ　６　）　、カ
ウントダウン信号（Ｓｉ　ｇ７　）が与えられる。

マイクロプログラムに従い、以上の各信号を出力するこ
とにより、ＥＰＲＯＭ　ｕＪに対して高速書込みを実現
する。

なお、第２〜４図において、（９１〜（ハ）が本発明の
ＩＰＧに相当する。

第５図は、第７図のフローチャートに基づいたＩＰＧを
実行するためのマイクロプログラムのフローチャートで
ある。また、第６図はＥＰＲＯＭ　（１）に与える各皿
信号と、第２図に示すおもな信号のタイミングチャート
を示すものである。この図は例として第１の書込みを８
回行なった場合を示している。図中の記号ＴＩ−Ｔｓ、
Ｔ１６〜Ｔ２２は第５図のフローチャートにおけるＴ１
〜Ｔ８、Ｔ１６〜Ｔ２２に相当する。

ＩＰＧを用いた高速書込みのマイクロプログラムを第５
図を中心に、第２図、＠４図、第６図を用いて説明する
。

マイクロプログラムが起動されると、ＰＣ■のクロック
端子なυには一定間隔のクロックが与えられ、ＰＣ［の
データはＩ、Ｍ、０９内のマイクロプログラムのアドレ
スを示している。第５図の各ステップ及び分岐間の矢印
又は実線は、カウンタ■にクロックが与えられたことを
示す。

マイクロプログラムが起動されると、（Ｔ１）において
１１Ｍ、Ｍよりリセット信号（Ｓｉｇ８）が出力され、
ラッチ回路四がリセットされる。

次に（Ｔ２）においてダウンカウンタセット信号（Ｓｉ
ｇｓ）　カ与えられ、パルスカウント用メモリｏ５をル
ープ制限値りにセットする。

（Ｔ８）において、パルスカウント用メモリ（至）のラ
イトイネーブル端子に關信号（Ｓｉｇ６）を与え、パル
スカウント用メモリ（４）のＬ番地に′″】１を書込む
。

（Ｔ４）において、ダウンカウンタＱ力にカウントダウ
ン信号（Ｓｉｇ７）を与え、ダウンカウンタＯηをカウ
ントダウンする。

（Ｔ６）において、書込み信号イネーブル信号（Ｓｉｇ
］４）をフォーマツタ（Ｂ８）へ出力することにより、
ＥＰＲＯＭ　（ＩＪに書込み信号を与え、第］の書込み
を行う。（Ｔ６）では同時にタイマ−１スタート信号（
Ｓｉｇ９）をタイマー】にに与える。タイマー】動作中
はクロック端子■にカウント禁止命令が与えられる。

したがってあらかじめＣＰＵ（Ｂｌ）においてタイマー
１の動作時間を設定しておけば、任意のパルス幅の書込
み信号が与えられる。

（Ｔ６）では、読出し信号イネーブル信号（Ｓｉｇ１６
）をフォーマツタ（Ｂ８）に出力することにより、ＥＰ
ＲＯＭ　（１＋に読出し信号を与える。ＥＰＲＯＭ　Ｌ
ｌ）のデータ端子（２）から出力されたデータは、ＦＯ
Ｒ回路（７）で書込みデータと比較し、ベリファイが行
なわれる。

（Ｔ７）ではＮＡＮＤ回路（９１にストローブ信号（Ｓ
ｉｇ２）を与え、ベリファイデータをとり込む。

（Ｔ８）ではＷＭ傷信号Ｓｉｇ６）を与え、パルスカウ
ント用メモリ卯の（Ｌ−１）番地に１回目の書込み後の
ベリファイ結果を書込む。

（Ｔ９）ではアクション信号（Ｓｉｇｌ２）により、デ
ータセレクタ（イ）の入力からはターミナルカウント信
号（Ｓｉｇ８）を選択する。またＮＡＮＤ回路（２）に
ブランチ信号（Ｓｉｇｌ８）を与え、（Ｔｌ　Ｏ）にお
いて条件分岐が行なわれる。ダウンカウンタｑ７１がＯ
ｌすなわちターミナルカウント信号（Ｓｉｇ８）がノ１
イレベルであれば、ＮＡＮＤ回路μｓの出力はローレベ
ル信号となり、アドレス信号（Ｓｉｇ１６）により（Ｔ
１４）のアドレスが設定される。ダウンカウンタαηが
Ｏでなければターミナルカウント信号（ｓｔｇｓ）はロ
ーレベルであるため、ＨＡＮＤ回路（ト）の出力はハイ
レベル信号となり、アドレス信号（Ｓｉｇｌ６）は入力
されず分岐は行なわれない。

（’ｒｉ　１　）ではアクション信号（Ｓｉｇｌ２）に
より、データセレクタ（至）の入力からパスデータ信号
（Ｓｉｇｌｌ）を選択する。また、ＮＡＮＤ回路側にブ
ランチ信号（Ｓｉｇｌ８）を与え、（Ｔ１２）において
条件分岐が行なわれる。ベリファイデータがフェイル、
すなわちパスデータ信号（Ｓｉｇ３１）がローレベルで
あれば、ＮＡＮＤ回路（ハ）の出力はハイレベル信号と
なり、カウンタ■はそのままカウントされ（ＴｌＢ）へ
すすむ。

このときは、再び第１の書込みを行なわなければならな
いので、（Ｔ４）からの各ステップを繰り返さなければ
ならない。（Ｔ１８）ではアクション（ｂ号（Ｓｉｇｌ
２）によりデータセレクタ（至）の入力から電源−を選
択する。また、ＮＡＮＤ回路（ハ）にブランチ信号（Ｓ
ｉｇｌ８）を与える。このときＮＡＮＤ回路盤の出力は
常にローレベル信号となり、カウンタ■にはアドレス信
号（Ｓｉｇｌ６）によって（Ｔ４）のアドレスが入力さ
れる。（Ｔ４）では、ダウンカウンタＱ７）のカウント
ダウンを行い、（Ｔ６）でＥＰＲＯＭ　（１日こ書込み
信号が与えられる。

以下、（Ｔｌｏ）においてダウンカウンタαηのデータ
を判定しながら、ダウンカウンタσηのデータが０でな
い間は（Ｔ１２）でパスデータ信号（Ｓｉｇｌｌ）がパ
スすなわちハイレベルとなるまで（Ｔ４）〜ノ８）のル
ープが繰り返される。

（Ｔ１２）で、パスデータ信号（Ｓｉｇｌりがバス、す
なわちハイレベルとなれば、ＮＡＮＤ回路（２）の出力
はローレベル信号言号となり、カウンタ■のデータはア
ドレス信号（Ｓｉｇｌ６）により（Ｔｌ６）のアドレス
に設定される。

（Ｔｌ　Ｏ）で、ダウンカウンタσ力のデータが０、す
なわちターミナルカウント信号（Ｓｉｇ８）がハイレベ
ルとなれば、ＰＣ■に（Ｔ１４）のアドレスが設定され
る。

（Ｔ１４）では（Ｔｌｌ）と、（Ｔｌ　５　）では（Ｔ
ｌ２）と同様の働きをする。（Ｔ１６）においてパスデ
ータ信号（Ｓｉｇ）１）がフェイル、すなわちローレベ
ルであれば、このＥＰＲＯＭは不良品であるので、ＥＰ
ＲＯＭの不良品表示をしてマイクロプログラムは終了す
る。

（Ｔｌａ）においてはダウンカウンタセット信号（Ｓｉ
ｇ６）が出力され、パルスカウント用メモリ０９を再び
ループ制限値しにセットする。

（ＴＩ？）において、關信号（Ｓｉｇ６）をハイレベル
に固定してパルスカウント用メモリ（至）をデータ読出
し状態に設定する。また、ＯＷＭ信号（Ｓｉｇ４　）を
ハイレベルにすることによりパルスカウンタ用メモリ晒
からデータが出力される。

（Ｔ１８）において、書込み信号イネーブル信号（８４
ｇ１４）をフォーマツタ（Ｂ８）に出力することにより
、ＥＰＲＯＭ　（１）に書込み信号を与え、第１の書込
みを行う。（Ｔ１８）では同時にタイマ−２スタート信
号（ＳｉｇｌＯ）をタイマー２□□□に与える。タイマ
ー２の動作中はクロック端子（社）にカウント禁止命令
が与えられる。したがってあらかじめＣＰＵ（Ｂ１）に
おいてタイマー２の動作時間を設定しておけば、任意の
パルス幅の書込み信号が与えられる。

（Ｔ１９）ではカウントダウン信号（Ｓｉｇ７）を与え
、ダウンカウンタσηをカウントダウンする。またこの
ときは書込み信号イネーブル信号（８４ｇ１４）は出力
したままで、ＥＰＲＯＭ　（１１には書込み信号が与え
られ続ける。

（Ｔ２０）ではアクション信号（Ｓｉｇｌ２）により、
データセレクタ（至）の入力からパスデータ信号（Ｓｉ
ｇｌｌ）を選択する。また、ＮＡＮＤ回路（ホ）にブラ
ンチ信号（Ｓｉｇｌ８）を与え、（Ｔ２１）において条
件分岐が行なわれる。ベリファイデータがフェイル、す
なわちパスデータ信号（Ｓｉｇｌ　１　’Ｉがローレベ
ルであれば、ＮＡＮＤ回路四の出力はハイレベル信号と
なり、ＰＣ曽はそのままカウントされ（Ｔ２２）へすす
む。（Ｔ２０）においては、書込み信号イネーブル信号
（８４ｇ１４）は出力したままで、ＥＰＲＯＭ　ｔｏに
は書込み信号が与えられ続ける。

このときは、第２の書込みは継続されなければならない
ので、（ＴＪ８）からの各ステップを繰り返さなければ
ならない。（Ｔ２２）ではアクション信号（Ｓｉｇｌ２
）によりデークセ１／クタ（至）の入力から［源Ｇ８選
択する。また、ＮＡＮＤ回路■にブランチ信＠（Ｓｉｇ
ｍｇ）を与える。このときＮＡＮＤ回路（至）の出力は
常にローレベル信号となり、ＰＣ■にはアドレス信号（
Ｓｉｇｌ６）によって（Ｔ１８）のアドレスが入力され
る。（Ｔ２２）では、書込み信号イネーブル信号（８４
ｇ１４）は出力したままで、ＥＰＲＯＭ　（υには書込
み信号が与えられ続ける。

以下、（Ｔ２１）でパスデータ信号（Ｓｉｇｌｌ）がパ
ス、すなわちハイレベルとなるまで（ＴＪ　８　）〜（
Ｔ２２）のループが繰り返される。このループが繰り返
される間は、Ｐ込み信号イネーブル信号（８４ｇ１４）
は出力されたままである。

（Ｔ２１）で、パスデータ信号（Ｓｉｇｈｔ）がパス、
すなわちハイレベル信号となれば、ＮＡＮＤ回路（ハ）
の出力はローレベル信号となり、ＰＣ■のデータはアド
レス信号（Ｓｉｇｌ６）によりマイクロプログラム終了
のアドレスに設定され、マイクロプログラムは終了する
。

ＭＰＧではＥＰＲＯＭ　（１１の次のアドレスを指定し
、書込みを行うために再びマイクロプロゲラ！、全起動
する。以下、最終アドレスまでこのフローを繰り返すこ
とにより高速書込みを実現する。

この発明は第１〜４図に示す一実施例について説明した
が他の同様な回路で実現してもよい。

〔発明の効果〕 以−ヒのように、この発明によれば第１の書込みの繰り
返し回数をカウントするパルスカウント用メモリをもち
、また第１の書込み後のベリファイ結果のパス又はフェ
イル、及び第１の書込みの繰り返し回数による条件分岐
を行うＩＰＧを設けたので、高速プログラム特有の処理
により書込み時間の短縮を実現する効果がある。

【図面の簡単な説明】

第】図はこの発明の一実施例によるＥＰＲＯＭプログラ
ミング装置を示すブロック図、第２図はこの発明ｔこお
けるパルスカウント用メモリを実現した例の回路図、第
３図はこの発明におけるパルスカウント用メモリの概略
図、第４図はこの発明におけるＩＰＧを外部回路で実現
した例を示す回路図、第５図（６）１．（Ｂｌは高速プ
ログラムジェネレータを実行するためのマイクロプログ
ラムのフローチャート、第６図はこの発明における主な
信号のタイミングの例を示すタイミングチャート図、第
７図はＥＰＲＯＭの高速書込みのフロ・−チャート、第
８図は従来のＥＰＲＯＭのプログラミング装置を示すブ
ロック図である。 （Ｂ６）はメモリパターンジェネレータ（ＭＰＧ）、（
Ｂ６）は高速プログラムジェネレータ（ＩＰＧ）　、（
Ｂ９）はＲＯＭデータメモリ、（υはＥＰＲＯＭ％（至
）はパルスカウント用メモリ、ｏ９はインストラクショ
ンメモリー　のはタイマー１、（ハ）はタイマー２を示
す。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 （１）ＥＰＲＯＭに与える電源を発生するプログラマブ
   ル電源、ＥＰＲＯＭに与える書込み信号、読出し信号を
   発生するタイミングジェネレータ、書込みを行うアドレ
   スを指定するメモリパターンジェネレータ、書込みデー
   タを発生するＲＯＭデータメモリの他に、メモリパター
   ンジェネレータによつて起動される高速プログラムジェ
   ネレータを設けたことを特徴とするＥＰＲＯＭプログラ
   ミング装置。 （２）高速プログラムジェネレータは、その内部のイン
   ストラクションメモリに記憶されるマイクロプログラム
   に従つて動作することを特徴とする特許請求の範囲第１
   項記載のＥＰＲＯＭプログラミング装置。 （３）ＥＰＲＯＭの高速書込みにおいて、一定パルス幅
   の書込み信号によつて、ベリファイ結果がパスになるま
   で繰り返し行われる第１の書込み終了後の追加書込みで
   、ある基準のパルス幅に対して、第１の書込みの繰り返
   し回数を乗じた時間をパルス幅とする書込み信号による
   第２の書込みについて、書込み信号のパルス幅を決定す
   るために、高速プログラムジェネレータに第１の書込み
   後のベリファイのパス又はフェイルを記憶する機能を設
   けたことにより第１の書込みでの繰り返し回数をカウン
   トすることを特徴とする特許請求の範囲第１項及び第２
   項に記載のＥＰＲＯＭプログラミング装置。 （４）高速プログラムジェネレータは、第１の書込み後
   のベリファイ結果のパス又はフェイル、及び第１の書込
   みの繰り返し回数による条件分岐を行うことを特徴とす
   る特許請求の範囲第１〜８項の何れかに記載のＥＰＲＯ
   Ｍプログラミング装置。 （６）高速プログラムジェネレータは、その内部に第１
   及び第２の書込みにおける書込み信号のパルス幅を制御
   するタイマーを設けたことを特徴とする特許請求の範囲
   第１〜８項の何れかに記載のＥＰＲＯＭプログラミング
   装置。