JPH08314757A - ブレイクポイントの組合せが確認された時命令プログラムの実行を停止する手段を備える集積回路 - Google Patents

Abstract

(57)【要約】 【構成】 本発明の集積回路は、中央処理装置２と、ア
ドレスバス４、データバス５及び読出／書込みアクセス
制御信号を出力する制御線６を介して中央処理装置に接
続されており、中央処理装置によって実行される命令プ
ログラムを格納したプログラムメモリ３と、アドレスバ
ス８、12、データバス９、13及び読出／書込みアクセス
制御信号を出力する制御線10、14を介して中央処理装置
に接続された少なくと１つのデータメモリ７、11とを備
える。この集積回路は、メモリのバスの２つに存在する
値とこれらのメモリの少なくとも１つへのアクセス制御
信号値に関する条件の組合せを決定し、これらの条件が
確認されると命令の実行を停止するブレイク回路16を備
える。 【効果】 開示した装置は、特に、集積回路のアプリケ
ーションプログラムのテストに特に有効である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ブレイクポイントの組
合せが確認された時命令プログラムの実行を停止する手
段を備える集積回路に関するものである。

【０００２】

【従来の技術】ＡＳＩＣ(Application Specific Integr
ated Circuit) 型等の多数の集積回路は、中央処理装置
すなわちプロセッサと読出専用メモリ（ＲＯＭ）型の少
なくとも１つのプログラムメモリとを備え、そのプログ
ラムメモリは、アドレスバスと、データバスと、このプ
ログラムメモリに読出及び書込アクセスするための制御
信号を出力する制御線とを介して中央処理装置に接続さ
れ、この中央処理装置によって実行される命令プログラ
ムを格納している。このような集積回路がシリコンチッ
プ上に形成された時、様々なテストを実行して、その動
作を検査しなければならない。従って、第１に回路の構
成（構成要素、接続等の特性）について、第２にプログ
ラムメモリに格納されているプログラムまたは集積回路
がそのプログラムを実行する方法について、テストを実
施しなければならない。

【０００３】プログラムのテストのため、プログラムの
命令の実行を停止させる条件が確認されると、命令の実
行が停止されるように、プログラムの命令の実行を停止
させる条件を決定する方法がいくつか知られている。こ
れらの条件は、プレイクポイントと呼ばれるものを形成
する。このために、集積回路は、例えばユーザによって
決定されるプログラムメモリのアドレス値を記憶し、こ
の値を命令アドレスバスに存在する値と比較し、これら
の値が等しい時、命令の実行を停止する記憶及び比較手
段を備える。ブレイクポイントによるこの形式のテスト
によって、例えば、特定の命令の実行に続いて中央処理
装置へアクセスするようにバス上に置かれた値の確認を
可能にする。値の確認が実施されると、多くの場合に次
に実行（命令はプログラム内に逐次的に配置されてい
る）を停止するブレイク条件を変更した後、命令の実行
が再開される。

【０００４】当初１つのメモリだけを備える集積回路内
でのプログラムの実行をテストするために設計されたこ
の型式のテストは、集積回路が例えばプログラムメモリ
以外にデータメモリを備え、そのデータメモリが、アド
レスバスとデータバスとこれらのメモリに読出及び書込
アクセス制御信号を出力する制御線を介して中央処理装
置に接続されている場合に、欠点が生じる。実際、集積
回路が１つのプログラムメモリしか有していない場合に
は、このメモリのそれぞれのアドレスの内容が先験的
（a priori) にすなわち予め知られている。反対に、集
積回路がデータメモリを有し、メモリ空間が例えば可変
の値のデータ要素を記憶するために別に設定される場
合、所定のアドレスに記憶された可変の値のデータ要素
が或るの値を有するように条件として設定することによ
ってプログラムを停止することを不可能であろう。その
場合、メモリのアドレスの各アクセスごとに当該アドレ
スに記憶されたデータ要素の値とは無関係にプログラム
が停止されるようにブレイクポイントがデータメモリの
アドレスバスに関係するか、もしくは、所定の値を記憶
することが望まれるメモリのアドレスとは無関係にプロ
グラムが停止されるようにプレイクポイントがデータバ
スに関係する。

【０００５】実際、このようにして、予想されるイベン
トが起きなくても極めて頻繁に命令の実行が停止される
という事態が生じるおそれがある。これは、プログラム
のテスト回数を不必要に増加させる。例えば、プログラ
ムループに含まれる命令の実行がデータメモリの或るア
ドレスへのアクセスを生じる場合、命令の実行を停止さ
せたい場合と同じことが起きる。

【０００６】

【発明が解決しようとする課題】上記の問題点から、本
発明は、集積回路が少なくとも２つのメモリを備える場
合、ブレイクポイントを互いに組み合わせる手段を備え
ることにより、命令プログラムのテストを最適化する集
積回路を提案することを目的とする。

【０００７】

【課題を解決するための手段】上記した目的のために、
本発明は、中央処理装置と、アドレスバスと、データバ
スと、メモリの読出及び書込みアクセス制御信号を出力
する制御線とを介して中央処理装置に接続されており、
当該中央処理装置によって実行される命令のプログラム
を格納したプログラムメモリと、アドレスバスと、デー
タバスと、メモリの読出及び書込みアクセス制御信号を
出力する制御線とを介して中央処理装置に接続されてい
る、少なくと１つのデータメモリとを備える集積回路で
あって、当該集積回路は、上記プログラムメモリと上記
データメモリのバスの２つに存在する値とこれらのメモ
リの少なくとも１つへのアクセスのための制御信号値と
に関する条件の組合せを決定し、これらの条件が確認さ
れると命令の実行を停止するブレイク手段を備え、確認
された条件がアドレスバスに関する時には、その停止は
遅延され、確認された条件がデータバスに関する時に
は、条件の確認は、バスでの値の出現に比較して遅延さ
れることを特徴とする集積回路を提案するものである。

【０００８】従って、２つのメモリ間のまたは同じ１つ
のメモリのアドレスバスとデータバスとの間のブレイク
ポイントの組合せを提案することによって、少なくとも
２つのメモリを備える集積回路のテストを最適化するこ
とができる。好ましくは、集積回路は、組合せの条件が
同じ１つの命令の処理中に確認されるとブレイク手段が
命令の実行を停止することを特徴とする集積回路であ
る。従って、２つのブレイクポイントの同時性をテスト
することができる。

【０００９】好ましくは、集積回路は、命令の処理中
に、メモリの１つのバス上に存在する値と同一メモリへ
のアクセスのための制御信号の値とに関する組合せの条
件が確認されない場合、同一メモリの他のバスに存在す
る値または他のメモリのバスに存在する値のどちらかと
この他のメモリへのアクセス制御信号の値とに関する他
の組合せの条件が、別の命令の処理中に前もって確認さ
れているならば、ブレイク手段が命令の実行を停止しな
いことを特徴とする回路である。従って、２つのブレイ
クポイントの連続性をテストすることができる。

【００１０】好ましくは、集積回路は、条件が確認され
ているときに命令がデコードされると、ブレイク手段
が、この命令の実行後に、命令の実行を停止するように
構成されている。従って、いずれのデコードされた命令
も実行される。命令の処理は、連続したアドレッシング
段階とデコード段階と及び実行段階とを備える。従っ
て、中央処理装置は、命令が実行される時、同時に次の
命令がデコードされるいわゆるパイプライン方式で命令
を処理し、その実行がブレイク条件の確認に対応する命
令に続く命令を再度デコードする必要はなくなる。本発
明の他の特徴及び利点は、添付図面を参照して行なう下
記の好ましい実施例の説明から明らかになろう。但し、
これらの実施例は本発明を何ら限定するものではない。

【００１１】

【実施例】図１を参照すると、本発明による集積回路１
は、中央処理装置２と、アドレスバス４と、データバス
５と、読出アクセス制御信号及び書込みアクセス制御信
号を出力する参照番号６によってまとめて示した制御線
とを介して中央処理装置２に接続されたプログラムメモ
リ３と、アドレスバス８と、データバス９と、読出アク
セス制御信号及び書込みアクセス制御信号を出力する参
照番号10によってまとめて示した制御線とを介して央処
理装置２に接続された第１のデータメモリ７と、アドレ
スバス12と、データバス13と、読出アクセス制御信号及
び書込みアクセス制御信号を出力する参照番号14によっ
てまとめて示した制御線とを介して中央処理装置２に接
続された第２のデータメモリ11とを備える。

【００１２】１実施例では、集積回路１は信号処理専用
であり、中央処理装置２は信号プロセッサの主要な要素
を備え、２つのデータメモリ６及び11によってデータ要
素を並列処理することが可能である。このような集積回
路は、もちろん、例えば１つまたは複数のインターフェ
ース装置及びカウンタ装置等を備えるが、ここでは図示
していない。図示した実施例では、アドレスバス及びデ
ータバス及びデータメモリ６及び11へのアクセス用制御
信号を出力する制御線は、集積回路１の主アクセス点15
に接続されている。

【００１３】集積回路１は更に、図２に図示したいわゆ
るブレイク回路16を有する。このブレイク回路16は、プ
ログラムメモリ３のアドレスバス４及び制御線６、更
に、データメモリ７及び11のアドレスバス８及び12、デ
ータバス９及び13及び制御線10及び14に接続されてい
る。従来、プログラムメモリ３は、中央処理装置２によ
って実行される命令のプログラムを格納している。ブレ
イク回路は、制御論理信号ＨＡＬＴを出力する制御線17
を介して中央処理装置２に接続されている。この制御論
理信号ＨＡＬＴが所定の論理状態である時、例えばＨＡ
ＬＴ＝１である時、命令の実行が停止される。

【００１４】図２に図示したブレイク回路16は、６つの
マスタ−スレーブレジスタ18、19、20、21、22及び23
と、４つの比較回路24、25、26及び27と、１つの制御回
路41を有する。１実施例では、６つのマスタ−スレーブ
レジスタは並列−並列型レジスタであり、すなわち、ｎ
本の入力とｎ本の出力を備えている。ｎは整数である。
６つのレジスタの入力は、全て少なくともｎ本のワイヤ
を備えるバスのｎ本のワイヤに接続されている。実施例
では、選択されたバスは、第２のデータメモリ11のデー
タバス13である。同様に、６つのレジスタの出力は全
て、３状態バッファ回路を介してこの同じバスのｎ本の
ワイヤに接続されており、３状態バッファ回路は、バス
のレジスタの出力を分離または遮断することができる。

【００１５】各レジスタは、論理制御信号を受け、例え
ば、この論理制御信号の前縁でサンプリングを実行す
る。論理制御信号は、第２のデータメモリ11のアドレス
バス12に接続されるデコード回路40からレジスタに出力
される。このデコード回路40は更に、データバス13のレ
ジスタの出力の接続または分離のために各３状態バッフ
ァ回路に制御論理信号を出力する。さらにまた、デコー
ド回路40は、第２のデータメモリ11に関連したアクセス
制御信号を出力する制御線14に接続される。

【００１６】マスタ−スレーブレジスタ18〜23は、この
実施例では、メモリマップされた構成のレジスタであ
る。この型のレジスタは、既に知られたものであり、そ
の内容を読み出すために読出モードでもまたはそこに値
を記憶するために書込モードでもアクセス可能である。
そして、この実施例では、マスタ−スレーブレジスタ18
〜23は、プログラムメモリのデータバス５を除いて集積
回路１のメモリの各バスに組み合わされたブレイクポイ
ント（またはブレイク条件）を記憶するために使用され
る。

【００１７】これらのマスタ−スレーブレジスタに対す
る読出動作または書込動作を実施するために、これらの
マスタ−スレーブレジスタには第２のデータメモリ11の
アドレスに対応するアドレスが割り当てられている。デ
コード回路40がアドレスバス12上でそれらマスタ−スレ
ーブレジスタの内の１つのアドレスを認識すると、メモ
リ11へのアクセスのための制御信号の値に従って、レジ
スタの内容をデータバス13上に出力するためのまたはこ
のレジスタのｎ本の入力に接続されたこのバスのｎ本の
ワイヤの値を記憶するための適切な信号を生成する。

【００１８】従って、ブレイクポイントはプログラム可
能であり、これらのブレイクポイントを記憶するために
使用されるマスタ−スレーブレジスタは、そのプログラ
ムのために専用のリンクがなくてもアクセス可能であ
る。これによって、集積回路の端子数を制限し、また、
集積回路の表面積を制限することができる。これらのメ
モリマップされたマスタ−スレーブレジスタは、全く同
様に、第１のデータメモリのデータバスに接続すること
もできる。図示した実施例では、各メモリのバスは全て
の同数であるｎ本のワイヤを有するとされる。例えば、
ｎ＝16である。

【００１９】最初から４つのマスタ−スレーブレジスタ
18〜21の各々のｎ本の出力は、４つの比較回路24〜27の
１つに接続されている。各比較回路は、マスタ−スレー
ブレジスタ18〜21の１つのｎ個の出力に接続されたｎ個
の第１の入力を備え、ｎ個の第２の出力は、４つのマル
チプレクサ28〜31の中の１つのｎ個の出力に接続されて
いる。マスタ−スレーブレジスタの２つの出力は、制御
回路41に接続されており、マスタ−スレーブレジスタの
１つに接続されたｎ個の第１の入力とマルチプレクサの
１つの出力に接続された第２のｎ個の入力とに存在する
値の間の比較結果を示す論理信号を制御回路41に出力す
る。

【００２０】比較結果を示す論理信号は、例えば、所定
の論理状態例えば状態１にある時２組の入力が等しいこ
とを示す第１の信号と、もちろん比較が２進数で行なわ
れる場合、マスタ−スレーブレジスタの出力に存在する
ｎビットにエンコードされた値が、マルチプレクサのｎ
個の出力に存在する値と比較しての大小を示す第２の信
号とから構成することができる。第２の信号は、第２の
信号が所定の論理状態例えば状態１である時、マスタ−
スレーブレジスタの出力に存在するｎビットにエンコー
ドされた値が、マルチプレクサのｎ個の出力に存在する
値と比較して大きいことを例えば示す。これらの信号
は、まったく同様に、両者が等しくないこと、および、
厳密であることもそうでないこともあるが、前者が後者
より小さいことを示すこともできる。

【００２１】マスタ−スレーブレジスタの１つから比較
回路の１つが受けたｎビットにエンコードされた値を参
照番号ＶＲで示し、マルチプレクサの１つからこの同じ
比較回路が受けたｎビットにエンコードされた値を参照
番号ＶＭで示し、２つの論理状態についてＶＲ及びＶＭ
の比較の結果をエンコードすると、全ての可能な例は下
記の通りである。 ＶＲ＝ＶＭ、ＶＲ≠ＶＭ、ＶＲ＞ＶＭ、ＶＲ＜ＶＭ、Ｖ
Ｒ≧ＶＭ、及びＶＲ≦ＶＭ

【００２２】第１の比較回路24の一方の入力は、第１の
マルチプレクサ28に接続されており、この第１のマルチ
プレクサ28は、アドレスバス12からｎ本のワイヤ及びア
ドレスバス８からｎ本のワイヤを入力に受ける。この第
１のマルチプレクサ28は、制御回路41から制御論理信号
を受けて、アドレスバス12のｎ本のワイヤへまたはアド
レスバス８のｎ本のワイヤへそのｎ本の出力ワイヤを選
択的に接続する。第１の比較回路のその他方入力は、マ
スタ−スレーブレジスタ18のｎ個の出力に接続されてい
る。

【００２３】第２の比較回路25の一方の入力は、第２の
マルチプレクサ29に接続されており、この第２のマルチ
プレクサ29は、その入力に、アドレスバス12からｎ本の
ワイヤ及びアドレスバス８からｎ本のワイヤを受ける。
そして、第２のマルチプレクサ29は、制御回路41から論
理制御信号を受け、アドレスバス12のｎ本のワイヤへま
たはアドレスバス８のｎ本のワイヤへのそのｎ本の出力
ワイヤを選択的に接続する。第２の比較回路の他方の入
力は、マスタ−スレーブレジスタ19のｎ個の出力に接続
されている。

【００２４】第３の比較回路26の一方の入力は、第３の
マルチプレクサ30に接続されており、この第３のマルチ
プレクサ30の一方の入力は、アドレスバス４のｎ本のワ
イヤに接続されており、その他方の入力は、マスタ−ス
レーブレジスタ32のｎ個の出力によって、データバス９
のｎ本のワイヤを受ける。そのマスタ−スレーブレジス
タ32のｎ個の入力は、データバス９のｎ本のワイヤに接
続されている。上記のように、この第３のマルチプレク
サは、その入力のうちの一方のｎ個をそのｎ個の出力に
選択的に接続するために制御回路41から制御論理信号を
受ける。第３の比較回路の他方の入力は、マスタ−スレ
ーブレジスタ20のｎ個の出力に接続されている。

【００２５】第４の比較回路27の一方の入力は、第４の
マルチプレクサ31に接続されており、この第４のマルチ
プレクサ31の一方の入力は、アドレスバス４のｎ本のワ
イヤに接続されており、その他方の入力は、マスタ−ス
レーブレジスタ33のｎ個の出力によって、データバス13
のｎ本のワイヤを受ける。そのマスタ−スレーブレジス
タ33のｎ個の入力は、データバス13のｎ本のワイヤに接
続されている。上記のように、この第４のマルチプレク
サは、その入力のうちの一方のｎ個をそのｎ個の出力に
選択的に接続するために制御回路41から制御論理信号を
受ける。第４の比較回路の他方の入力は、マスタ−スレ
ーブレジスタ21のｎ個の出力に接続されている。

【００２６】最後の２つのマスタ−スレーブレジスタ22
及び23は、それらのｎ個の出力が制御回路41に接続さ
れ、この制御回路41は更に、各メモリへのアクセス制御
信号を出力する制御線６、10及び14に接続されている。
また、制御回路は、制御論理信号ＨＡＬＴを中央処理装
置２に出力する制御線17に接続された１つの出力を有す
る。

【００２７】ブレイク回路16の目的は、中央処理装置に
メモリを接続するバスの中で特定のバスに関する条件
（またはブレイクポイント）が確認される時、またはこ
れらのバス中で２つの異なるバスに関する条件またはブ
レイクポイントの組合せが確認される時、プログラムメ
モリ３に含まれるプログラムの命令の実行を停止するこ
とを可能にすることである。従って、比較回路24及び25
の内の１つを使用することによって、データメモリの１
つのアドレスバス上にブレイクポイントを設けることが
可能である。これらの２つの回路を同時に使用すること
によって、ブレイクポイントは２つのアドレスバス上に
同時に設けることができる。

【００２８】比較回路26及び27を使用することによっ
て、ブレイクポイントを、１つのデータメモリの１つの
データバスに、または２つのメモリのデータバスの両方
に、またはプログラムメモリのアドレスバスに、または
このアドレスバスとデータバスの内の１つとに、設ける
ことができる。比較回路24または25の１つを比較回路26
または27の１つと同時に使用することによって、選択に
応じて、同じ１つのデータメモリのアドレスバスとデー
タバスとに、データメモリまたはプログラムメモリのア
ドレスバス等に、ブレイクポイントを設けることができ
る。「ブレイクポイントを設ける」という表現は、制御
回路41によってその条件が確認されると、中央処理装置
による命令の実行が停止されるように条件を定義してい
ると理解されたい。

【００２９】図３は、集積回路の様々なメモリの異なる
データバス及びアドレスバスに現れる信号を示すタイミ
ングチャートである。従来、実行されるべき命令の処理
は、プログラムカウンタ（図示せず）によるプログラム
メモリのアドレスバス４上への命令のワードのアドレス
またはワードの連続したアドレスの供給（「ワード」と
いう語は、プログラムメモリの１つのアドレスに存在す
る内容を示す）、上記ワードがプログラムメモリからデ
ータバス５上に出力された後のシーケンサ（図示せず）
によるワードのデコード、中央処理装置による命令の実
行との連続により特徴付けられる。従来、これらの動作
は例えば水晶発振子によって生成されるクロック信号Ｈ
で同期化される。

【００３０】図３は、広く使用されるパイプライン型構
造での命令の処理の連続した動作のシーケンス化を図示
したものである。この型のシーケンス化では、アドレス
がアドレスバス４に置かれるとき、同時に、先行するア
ドレスに対応するワードがデコードされ、その前にデコ
ードされた命令が実行される。図３は、一連の４つの命
令Ａ、Ｂ、Ｃ、Ｄを示すものである。命令Ａ、Ｂ及びＤ
はプログラムメモリへの１つのアクセスだけを必要と
し、命令２はその２つを必要とする。

【００３１】従って、命令Ａは、プログラムメモリの参
照符号Ａ_N で示したアドレスに置かれた参照符号Ｄ_N で
示したワードにエンコードされ、命令Ｂは、プログラム
メモリの参照符号Ａ_N+1 で示したアドレスに置かれた参
照符号Ｄ_N+1 で示したワードにエンコードされ、命令Ｃ
は、プログラムメモリの参照符号Ａ_N+2 及びＡ_N+3 で示
した２つのアドレスに置かれた参照符号Ｄ_N+2 及びＤ
_N+3 で示した２つのワードにエンコードされ、命令Ｄ
は、プログラムメモリの参照符号Ａ_N+4 で示したアドレ
スに置かれた参照符号Ｄ_N+4 で示したワードにエンコー
ドされる。

【００３２】上記の実施例では、アドレッシング、デコ
ード及び実行の各動作の同期化は、クロック信号の前縁
で実施されると仮定される。Ｈｊ（ｊは整数）が連続し
たサイクル（クロック信号の期間）を示すものとし、Ｈ
１が、プログラムメモリのアドレスバス上にアドレスＡ
_N を供給するサイクルを示すものとすると、下記のタイ
ミングチャートが得られる。 Ｈ１： 命令ＡのワードＤ_N のアドレッシング Ｈ２： 命令ＢのワードＤ_N+1 のアドレッシング、命令
Ａのデコード Ｈ３： 命令ＢのワードＤ_N+2 のアドレッシング、命令
Ｂのデコード、命令Ａの実行 Ｈ４： 命令Ｃのデコードの開始、命令ＣのワードＤ
_N+3 のアドレッシング、命令Ｂの実行 Ｈ５： 命令ＤのワードＤ_N+4 のアドレッシング、命令
Ｃのデコードの終了、命令Ｄの実行の開始 Ｈ６： 命令Ｄのデコード、命令Ｃの実行の終了 Ｈ７： 命令Ｄの実行

【００３３】アドレスがメモリのアドレスバス上に出力
されて、このアドレスのメモリの内容を読み出すとき、
同じサイクル中に、しかしサイクルの開始時に対してい
くらか遅延して、このメモリのデータバス上に、メモリ
の内容が出力される。この遅延は、メモリがこのアドレ
スにアクセスするために必要な時間及びメモリがアドレ
スの内容をそのデータバス上に出力するために必要な時
間から生じる。また、ワードのアドレスがプログラムメ
モリのアドレスバス上に出力されるサイクルの開始とこ
のワードが回路の他のバスの電気状態に作用を有するサ
イクルの開始の間に２つのサイクル期間に対応する時間
があることも分かる。従って、命令Ａがデータメモリ７
のアドレスＸＮの内容の読出に対応する時、このアドレ
スＸＮはサイクルＨ３の開始時にこのメモリのアドレス
バス８上に出力され、このアドレスＸＮの内容はサイク
ル中に、このサイクルの開始後のいくらかの期間後にこ
のメモリのデータバス９に出力される。

【００３４】また、図３は、命令がそのデコードのため
のｑ個のサイクルを必要とすると（ｑは１より大きい整
数である）、その時この信号はこの命令のデコードのた
めに必要な最初からｑ−１個のサイクル期間の間、所定
の状態、ここでは、状態１をとるように中央処理装置に
よって生成される論理信号ＴＯＮＷＮＣＹを図示したも
のである。そうでない場合、それは、反転状態にある。
従って、ここでは、信号ＴＯＮＷＮＣＹはサイクルＨ４
の間状態１である。それ以外では、状態０にある。この
信号は、制御回路41を中央処理装置に接続する制御線42
を介して制御回路41に入力される。

【００３５】本発明によってブレイクポイントを管理す
ることができる様々なケースを調べるために、以下、ブ
レイク回路16内に実現された回路を記載する。図４〜図
９は、制御論理信号ＨＡＬＴの生成を可能にする制御回
路の要素を図示したものである。上記のように、制御回
路は、各比較回路が受ける値の比較の結果と各メモリに
アクセスするための制御信号とを知ることを可能にする
信号を受ける。

【００３６】従って、ブレイク条件すなわちプログラム
の実行を停止する条件の定義は、論理的に下記のものを
含む。 ・マルチプレクサ28〜31の制御信号の値に直接影響を与
える、ブレイクポイントが関係する１つまたは２つのバ
スの選択、 ・これらのバスが対応する１つまたは複数のメモリへの
アクセスのための制御信号の状態の選択、 ・マスタ−スレーブレジスタ18〜21に含まれる１つまた
は複数の値と上記１つまたは２つのバスに存在する値と
の間の関係の選択。

【００３７】上記のように、考えられる様々な例の分析
の結果、３つの型のブレイクポイントが定義された。 ・複数のメモリの１つのメモリのバスの値に関係する従
来のブレイクポイントと呼ばれる１つの型のブレイクポ
イント。 ・２つのバス上に存在する値の組合せに関係する同時性
ブレイクポイントと呼ばれる１つの型のブレイクポイン
ト。この組合せは、同じ１つの命令の処理中に確認され
なければならない。 ・他の条件が他のバスのために前もって確認されている
時に１つにバスについて条件が確認されると、命令の実
行が停止されるように、２つのバス上に存在する値の組
合せに関係する連続ブレイクポイントと呼ばれる１つの
型のブレイクポイント。

【００３８】実際、各型のブレイクポイントごとに、多
くの有益なアプリケーションを、制御回路の大きさを制
限するためにそれらアプリケーションを制限して、定義
することが可能である。 ・従来の型（５つの例）： 複数のメモリの内の１つメ
モリのアドレスバス上または複数のデータメモリの内の
１つメモリのデータバス上のブレイクポイント。原則的
に、プログラムメモリのデータバス上に存在する値は、
プログラムメモリの内容が予め知られているので注目さ
れない。 ・同時性型（６つの例）： １つのデータメモリの複数
のバス上、複数のデータメモリのそれぞれのアドレスバ
ス上、複数のデータメモリのそれぞれのデータバス上、
１つのデータメモリと１つのプログラムメモリのそれぞ
れのアドレスバス上のブレイクポイント。 ・連続型（７つの例）： プログラムメモリのバス上で
の条件を先行して確認して１つのデータメモリ及びプロ
グラムメモリのアドレスバス上、複数のデータメモリの
内の１つのメモリのバス上での条件を先行して確認して
複数のデータメモリのそれぞれのアドレスバス上、１つ
のメモリのアドレスバス上での条件を先行して確認して
１つのデータメモリのデータバス及びアドレスバス上、
プログラムメモリのアドレスバス上のある値の存在を、
他の値の存在の確認を前提として先行して確認してプロ
グラムメモリのアドレスバス上のブレイクポイント。 本発明では、ブレイクポイントが設定できる。すなわ
ち、上記のように規定した各パラメータを変化させるこ
とができ、マスタ−スレーブレジスタ22及び23を使用し
て所望の条件を記憶する。

【００３９】Ｒ０〜Ｒｎ−１をマスタ−スレーブレジス
タ22に記憶された値を示すものとし、Ｒ’０〜Ｒ’ｎ−
１をマスタ−スレーブレジスタ23に記憶された値を示す
ものとして、例えば、下記ように割り当てることができ
る。 ・Ｒ０は、マルチプレクサ28によって比較回路24に接続
されたバスの選択に、 ・Ｒ１及びＲ２は、選択されたバスに対応するメモリへ
のアクセスのための信号の状態の選択に、 ・Ｒ３及びＲ４は、マスタ−スレーブレジスタ18の出力
に存在する値と選択したバスに存在する値との間の関係
の選択に、 ・Ｒ５及びＲ６は、Ｒ０によって選択されるバスと比較
回路25または26の１つに接続される別のバスとの間の条
件の組合せの選択または非選択に、 ・Ｒ７は、マルチプレクサ29によって比較回路25に接続
されるバスに選択に、 ・Ｒ８及びＲ９は、選択したバスに対応するメモリへの
アクセスのための信号状態の選択に、 ・Ｒ10及びＲ11は、マスタ−スレーブレジスタ19の出力
に存在する値と選択したバスに存在する値との間の関係
の選択に、 ・Ｒ12及びＲ13は、Ｒ５によって選択されるバスと比較
回路24または27の１つに接続される別のバスとの状態の
組合せの選択または非選択に、 それぞれ割り当てられ、 ・Ｒ14及びＲ15は、割り当てられない。

【００４０】更に、 ・Ｒ’０はマルチプレクサ30によって比較回路26に接続
されたバスの選択に、 ・Ｒ’１及びＲ’２は、選択したバスに対応するメモリ
へのアクセスのための信号の状態の選択に、 ・Ｒ’３及びＲ’４は、マスタ−スレーブレジスタ20の
出力に存在する値と選択したバスに存在する値との間の
関係の選択に、 ・Ｒ’５及びＲ’６は、Ｒ’０によって選択されたバス
と比較回路27に接続された別のバスとの間の条件の組合
せの選択または非選択に、 ・Ｒ’７はマルチプレクサ31によって比較回路27に接続
されたバスの出力に、 ・Ｒ’８及びＲ’９は、選択したバスに対応するメモリ
へのアクセスのための信号の状態の選択に、 ・Ｒ'10 及びＲ'11 は、マスタ−スレーブレジスタ21の
出力に存在する値と選択したバスに存在する値との間の
関係の選択に、 それぞれ割り当てられ、 ・Ｒ'12 〜Ｒ'15 には割り当てられない。 上述したケースの内の５つのケースの処理を実現する手
段を以下説明する。

【００４１】１つのデータメモリの１つのアドレスバス
上のブレイクポイント（図４） 図４は、データメモリ７のアドレスバス８上にブレイク
ポイントを設けることが望まれる時に実現される手段を
図示した。ブレイク条件が確認されることを検査するた
めに、選択によって比較回路24または25のどちらか一方
を使用することかできる。図示した実施例では、使用し
た回路は比較回路24であり、アドレスバス８に存在する
値は、実際、マスタ−スレーブレジスタ18の出力に存在
する値と比較される。

【００４２】中央処理装置による命令の実行を停止する
ことを可能にするために、制御回路41は、制御論理信号
ＨＡＬＴを出力する回路43を備える。この回路43は、 ・比較回路44、 ・クロック信号Ｈの前縁でサンプリングを実行するマス
タ−スレーブフリップフロップ回路45、 ・２入力ＡＮＤ論理回路46、 ・選択回路47 を備える。

【００４３】比較回路44は、メモリ７へのアクセスのた
めの制御信号を転送する制御線10に接続される。比較回
路44は更に、比較回路24の出力及びマスタ−スレーブレ
ジスタ22の出力に接続される。比較回路44は、論理信号
を出力する１つの出力を備え、この論理信号は、マスタ
−スレーブレジスタ22に記憶されたブレイク条件が制御
線10及び比較回路24の出力上で確認されると、所定の状
態にされる。例えば、比較回路44によって生成される信
号は、その条件が確認されると状態１となり、そうでは
ないと状態０である。

【００４４】比較回路44の出力は、フリップフロップ回
路45の入力に接続される。このフリップフロップ回路45
の出力は、ＡＮＤ論理ゲート46の入力に接続される。こ
のＡＮＤゲートの他の入力は、選択回路47の出力に接続
される。この選択回路は、マスタ−スレーブレジスタ22
の出力に接続され、マスタ−スレーブレジスタ22のビッ
ト値がバス８上のブレイクポイントの選択に対応する
時、その出力に状態１の現れるように構成されている。

【００４５】ＡＮＤゲート46の出力は、制御論理信号Ｈ
ＡＬＴを転送する制御線17に接続される。従って、１つ
のサイクル中に、予想する全ての条件がアドレスバス８
及び制御線10上で確認されると、制御論理信号ＨＡＬＴ
は次のサイクルの開始時に１になる。他のデータメモリ
11のアドレスバス12にブレイクポイントを設けるために
は、回路43と同様な回路を設け、その回路とその環境と
の間のリンクをこの特定の場合に適合させるだけで十分
である。

【００４６】１つのデータメモリの１つのデータバス上
のブレイクポイント（図５） 図５は、データメモリ７のデータバス９上にブレイクポ
イントを設けることが望まれる時に実現される手段を図
示した。ブレイクポイントの条件が確認されることを検
査するために、比較回路26を使用する。データバス９に
存在する値が、マスタ−スレーブレジスタ20の出力に存
在する値と比較される。

【００４７】中央処理装置によるて命令の実行を停止す
ることを可能にするために、制御回路41は、制御論理信
号ＨＡＬＴを出力する回路48を備える。この回路48は、 ・比較回路49、 ・２入力ＡＮＤ論理ゲート50、 ・選択回路51、 ・クロック信号の前縁でサンプリングを実行する、２入
力／２出力のマスタ−スレーブフリップフロップ回路52 を備える。マスタ−スレーブフリップフロップ回路51
は、メモリ７へのアクセスのための制御信号を転送する
制御線10をその入力に制御線10を受ける。

【００４８】比較回路49は、フリップフロップ回路52の
出力、比較回路26の出力及びマスタ−スレーブレジスタ
23の出力に接続される。比較回路44は、論理信号を出力
する出力を備え、この論理信号は、マスタ−スレーブレ
ジスタ23に記憶されたブレイク条件が制御線10及び比較
回路26の出力上で確認されると、所定の状態にされる。
例えば、そのブレイク条件が確認されると、比較回路44
によって生成される信号は状態１となり、そうでないと
状態０である。比較回路49の出力は、ＡＮＤ論理ゲート
50の入力に接続される。このＡＮＤゲート50の他の入力
は、図４の選択回路47の役割に等しい役割を果たす選択
回路51の出力に接続される。ＡＮＤゲート50の出力は、
制御論理信号ＨＡＬＴを転送する制御線17に接続され
る。従って、１つのサイクル中に、予想する全ての条件
がデータバス９及び制御線10上で確認されると、制御論
理信号ＨＡＬＴは次のサイクルの開始時に１になる。

【００４９】データバスの場合、データ要素はサイクル
の開始時にバス上に出力されず、サイクル中に出力され
る。これは、上記に記載した場合のように比較後停止を
遅延させるのではなく、フリップフロップ回路52及び32
によって比較を遅延させる（データバス９の場合）。フ
リップフロップ回路32は、クロック信号Ｈの前縁でサン
プリングを実施する。他のデータメモリ11のデータバス
13にブレイクポイントを設けるためには、回路48と同様
な回路を設け、その回路とその環境との間のリンクをこ
の特定の場合に適合させるだけで十分である。

【００５０】プログラムメモリ３のアドレスバス４上の
ブレイクポイント（図６） 図６は、プログラムメモリ３のアドレスバス４上にブレ
イクポイントを設けることが望まれる時に実現される手
段を図示した。ブレイクポイントの条件が確認されるこ
とを検査するために、選択によって比較回路26または27
のどちらかを使用することかできる。図示した実施例で
は、比較回路26を使用する。アドレスバス８に存在する
値は、マスタ−スレーブレジスタ20の出力に存在する値
と比較される。

【００５１】中央処理装置によるて命令の実行を停止す
ることを可能にするために、制御回路41は、制御論理信
号ＨＡＬＴを出力する回路53を備える。この回路53は、 ・比較回路54、 ・クロック信号Ｈの前縁でサンプリングを実施する第１
のマスタ−スレーブフリップフロップ回路55、 ・３つの入力と１つの出力を備えるマルチプレクサ56、 ・クロック信号Ｈの前縁でサンプリングを実施する第２
のマスタ−スレーブフリップフロップ回路57、 ・クロック信号Ｈの前縁でサンプリングを実施する第３
のマスタ−スレーブフリップフロップ回路58、 ・２入力ＡＮＤ論理ゲート59、 ・選択回路60、 ・第１のインバータ61、 ・第２のインバータ62、 ・クロック信号Ｈの前縁でサンプリングを実施する第４
のマスタ−スレーブフリップフロップ回路63、及び ・２入力ＮＯＲ論理ゲート を備える。

【００５２】比較回路54は、制御線６、比較回路26の出
力及びマスタ−スレーブレジスタ23の出力に接続され
る。比較回路54は、論理信号を出力する出力を有し、こ
の論理信号は、マスタ−スレーブレジスタ23に記憶され
たブレイク条件が制御線６及び比較回路26の出力上で確
認されると、所定の状態にされる。例えば、そのブレイ
ク状態が確認されると、比較回路54によって生成される
論理信号は状態１となり、そうでないと状態０である。
比較回路54の出力は、第１のマスタ−スレーブフリップ
フロップ回路55の入力に接続される。このフリップフロ
ップ回路の出力は、マルチプレクサ56の第１の入力に接
続される。

【００５３】マルチプレクサは、常に論理状態０に保持
された第２の入力を有する。マルチプレクサ56の出力
は、第２のフリップフロップ回路57の入力に接続され
る。このフリップフロップ回路57の出力は、マルチプレ
クサ56の第３の入力と、第３のフリップフロップ回路58
の入力とに接続される。フリップフロップ回路58の出力
は、ＡＮＤゲート59の入力に接続される。このＡＮＤゲ
ート59の別の入力は、図４の選択回路47と等しい役割を
果たす選択回路60の出力に接続されている。ＡＮＤゲー
ト59の出力は、制御論理信号ＨＡＬＴを転送する制御線
17に接続される。

【００５４】第３のフリップフロップ回路63は、インバ
ータ62を介して制御線42に接続され、従って、信号／Ｔ
ＯＮＷＮＣＹの反転信号／ＴＯＮＷＮＣＹ（ここで、
「／」は、反転信号を意味するように使用する）を受け
る。このフリップフロップ回路の出力は、マルチプレク
サ56の第１の制御入力に接続されており、そのフリップ
フロップ回路63の出力に存在する信号が状態１の時、マ
ルチプレクサ56の出力が第１の入力に接続されるように
制御される。選択回路60の出力は、インバータ61を介し
てマルチプレクサ56の第２の制御入力に接続されてお
り、第２の制御入力に存在する信号が状態１の時、マル
チプレクサ56の出力がその第２の入力接続されるように
制御される。

【００５５】また、マルチプレクサ56は、ＮＯＲゲート
64の出力に接続された第３の制御入力を有し、このＮＯ
Ｒゲートの２つの入力は各々このマルチプレクサの２つ
の他の制御入力に接続される。従って、１サイクル中、
予想する全ての条件がアドレスバス４及び制御線６上で
確認される時、そのブレイク条件が確認された時にバス
上に存在するアドレスが対応する命令の実行の終了を示
すサイクルの次のサイクルの開始時に、制御論理信号Ｈ
ＡＬＴが１になる。

【００５６】同じ１つの命令の実行中に条件を確認しな
ければならない時１つのデータメモリのデータバス及び
アドレスバス上のブレイクポイント（図７） 図７は、同じ１つの命令の実行中に各バスごとに条件を
確認しなければならない場合に、データメモリ７のアド
レスバス８及びデータバス９上にブレイクポイントを設
けることが望まれる時に実現される手段を図示してい
る。ブレイク条件が確認されることを検査するために、
選択によって比較回路24または25の１つ及び比較回路26
を使用することができる。図示した実施例では、比較回
路24及び26が使用され、アドレスバス８に存在する値が
実際にマスタ−スレーブレジスタ18の出力に存在する値
と比較され、データバス９上に存在する値はマスタ−ス
レーブレジスタ20の出力に存在する値と比較される。

【００５７】中央処理装置による命令の実行を停止させ
ることを可能にするために、制御回路41は制御論理信号
ＨＡＬＴを出力する回路65を備える。この回路65は、 ・第１の比較回路66、 ・クロック信号Ｈの前縁でサンプリングする第１のマス
タ−スレーブフリップフロップ回路67、 ・第２の比較回路68、 ・クロック信号Ｈの前縁でサンプリングする、２つの入
力及び２つの出力を有する第２のマスタ−スレーブフリ
ップフロップ回路69、 ・選択回路70、 ・３入力ＡＮＤ論理ゲート71 を備える。

【００５８】第１の比較回路66は、メモリ７へのアクセ
スのための制御信号を転送する制御線10に接続される。
この比較回路66は更に、比較回路24の出力及びマスタ−
スレーブレジスタ22の出力に接続される。この比較回路
66は、論理信号を出力する出力を備え、その論理信号
は、マスタ−スレーブレジスタ22に記憶されたブレイク
条件が制御線10及び比較回路24の出力上で確認される
と、所定の状態になる。例えば、そのブレイク条件が確
認されると、比較回路66によって生成される信号は状態
１となり、そうでないと状態０になる。比較回路66の出
力は、第１のフリップフロップ回路67の入力に接続され
る。このフリップフロップ回路67の出力は、ＡＮＤ論理
ゲート71の入力に接続される。このＡＮＤゲートの別の
入力は、選択回路70の出力に接続されている。この選択
回路70は、図４の選択回路47と同じ役割を果たす。

【００５９】ＡＮＤゲート71の出力は、制御論理信号Ｈ
ＡＬＴを転送する制御線17に接続される。第２のマスタ
−スレーブフリップフロップ回路69の入力は、メモリ７
のアクセスのための制御信号を転送する制御線10を受け
る。第２の比較回路68は、フリップフロップ回路69の出
力、比較回路26の出力及びマスタ−スレーブレジスタ23
の出力に接続される。この比較回路68は、論理信号を出
力する出力を有し、この論理信号は、マスタ−スレーブ
レジスタ23に記憶されたブレイク条件が制御線20及び比
較回路26の出力上で確認されると、所定の条件になる。
例えば、そのブレイク条件が確認されると、比較回路68
によって生成された信号は状態１となり、そうでない
と、状態０になる。比較回路68の出力は、ＡＮＤ論理ゲ
ート71の最後の入力に接続される。

【００６０】従って、１サイクル中、予想する全ての条
件がデータバス９及びアドレスバス８及び制御線10上で
確認されると、制御論理信号ＨＡＬＴは次のサイクルの
開始時に１になる。別のデータメモリ11のアドレスバス
12及びデータバス13上にブレイクポイントを設けるため
には、回路65と同様な回路を設け、その回路とその環境
との間のリンクをこの特定の場合に適合させるだけで十
分である。同様に、他の同時性の場合に対応する他のブ
レイクポイントを設けるために、上記の回路と同様な回
路を必要な数だけ設け、リンクとその回路の要素を各ケ
ースに合わせる。これらの回路の構成に関しては図４〜
６を参照する。

【００６１】１つのデータメモリのデータバスとアドレ
スバスとの間のブレイクポイント但し、データバス上で
条件が確認され、一方、前段の命令の実行中に他の条件
がアドレスバス上で既に確認されているとき、実行を停
止される場合（図８） 図８に図示した実施例によって、データメモリ７に関す
るこの場合の処理が可能になる。アドレスバス８につい
てブレイク条件が確認されることを検査するために、選
択によって比較回路24または25の１つを使用することが
できる。図示した実施例では、比較回路24を使用する。
アドレスバス８に存在する値が実際にマスタ−スレーブ
レジスタ18の出力に存在する値と比較される。また、デ
ータバス９に関する条件が確認されていることを検査す
るために、比較回路26を使用し、このデータバス９上に
存在する値がマスタ−スレーブレジスタ20の出力に存在
する値と比較される。

【００６２】中央処理装置による命令の実行を停止させ
ることを可能にするために、制御回路41は制御論理信号
ＨＡＬＴを出力する回路72を備える。この回路72は、 ・第１の比較回路73、 ・第２の比較回路74、 ・選択回路75、 ・クロック信号Ｈの前縁でサンプリングする第１のマス
タ−スレーブフリップフロップ回路76、 ・３入力マルチプレクサ77、 ・クロック信号Ｈの前縁でサンプリングする第２のマス
タ−スレーブフリップフロップ回路78、 ・３入力ＡＮＤ論理ゲート79、 ・２入力ＮＯＲ論理ゲート80、及び、 ・クロック信号Ｈの前縁でサンプリングする、２つの入
力及び２つの出力を備える第３のマスタ−スレーブフリ
ップフロップ回路81 を備える。

【００６３】第１の比較回路73は、メモリ７へのアクセ
スのための制御信号を転送する制御線10に接続される。
この比較回路73は、また、比較回路24の出力及びマスタ
−スレーブレジスタ22の出力に接続される。この比較回
路73は論理信号を出力する出力を有し、この論理信号
は、マスタ−スレーブレジスタ22に記憶されたブレイク
条件が制御線10及び比較回路24の出力上で確認される
と、所定の状態にされる。例えば、そのブレイク条件が
確認されると、比較回路73によって生成した信号は状態
１となり、そうでない場合状態０になる。比較回路73の
出力は、第１のフリップフロップ回路76の入力に接続さ
れる。

【００６４】マルチプレクサ77は、論理状態１に保持さ
れた信号を受ける第１の入力、論理状態０に保持された
信号を受ける第２の入力及び第２のフリップフロップ回
路78の出力に接続されたその最後のすなわち第３の入力
を有する。フリップフロップ回路76の出力は、マルチプ
レクサ77の第１の制御入力に接続されており、フリップ
フロップ回路76の出力での信号が状態１の時に、マルチ
プレクサ77の出力がその第１の入力に接続されるように
制御される。そのマルチプレクサは、ＡＮＤゲート79の
出力に接続された第２の制御入力を有し、従って、ＡＮ
Ｄゲート79の出力信号は状態１の時、マルチプレクサの
出力はその第２の入力に接続されるように制御される。
また、マルチプレクサはＮＯＲゲート80の出力に接続さ
れた第３の制御入力を有し、従って、ＮＯＲゲート80の
出力での信号が状態１の時、そのマルチプレクサの出力
はその第３の入力に接続されるように制御される。

【００６５】ＮＯＲゲート80は、各々マルチプレクサ77
の各制御入力に接続された入力を有する。マルチプレク
サ77の出力は、フリップフロップ回路78の入力に接続さ
れる。このフリップフロップ回路の出力は、ＡＮＤゲー
ト79の第１の入力に接続されている。このＡＮＤゲート
79のもう１つの入力は、選択回路75の出力に接続され
る。この選択回路75は、図４の選択回路47と同じ役割を
果たす。ＡＮＤゲート79の出力は、制御論理信号ＨＡＬ
Ｔを転送する制御線17に接続される。

【００６６】第２のマスタ−スレーブフリップフロップ
回路81は、その入力にメモリ７へのアクセス制御信号を
転送する制御線10を受ける。第２の比較回路74は、フリ
ップフロップ回路81の出力、比較回路26の出力及びマス
タ−スレーブレジスタ23の出力に接続される。この比較
回路74は、論理信号を出力する出力を有し、この論理信
号は、マスタ−スレーブレジスタ23に記憶されたブレイ
ク条件が制御線10及び比較回路26の出力上で確認される
時、所定の状態になる。例えば、その条件が確認された
時、比較回路74によって生成される信号は状態１とな
り、そうでない時状態０である。比較回路74の出力は、
ＡＮＤ論理ゲート79の最後の入力に接続される。

【００６７】従って、１サイクル中に、予想する全ての
条件がアドレスバス８上に確認されると、フリップフロ
ップ回路78の出力は、論理状態１の信号を出力する。そ
の後、全ての条件がデータバス９上で確認されると、制
御論理信号ＨＡＬＴは次のサイクルの開始時に１にな
る。他のデータメモリ11のアドレスバス12及びデータバ
ス13上にブレイクポイントを設けるためには、回路72と
同様な回路を設け、その回路とその環境との間のリンク
をこの特定の場合に適合させるだけで十分である。

【００６８】プログラムメモリ及び１つのデータメモリ
のアドレスバス間のブレイクポイント、但し、データメ
モリのアドレスバス上で条件が確認され、一方、前段の
命令の実行中に他の条件がプログラムメモリのアドレス
バス上で確認されているとき、実行を停止される場合
（図９） 図９に図示した実施例によって、データメモリ７に関す
るこの場合の処理が可能になる。アドレスバス８につい
てブレイク条件が確認されることを検査するために、選
択によって比較回路24または25の１つを使用することが
できる。図示した実施例では、比較回路24を使用する。
アドレスバス８に存在する値が、実際にマスタ−スレー
ブレジスタ18の出力に存在する値と比較される。また、
データバス４に関する条件が確認されていることを検査
するために、比較回路26を使用し、このデータバス４に
存在する値がマスタ−スレーブレジスタ20の出力に存在
する値と比較される。

【００６９】中央処理装置によって命令の実行を停止さ
せることを可能にするために、制御回路41は制御論理信
号ＨＡＬＴを出力する回路82を備える。この回路82は、 ・第１の比較回路83、 ・第２の比較回路84、 ・選択回路85、 ・クロック信号Ｈの前縁でサンプリングする第１のマス
タ−スレーブフリップフロップ回路86、 ・３入力マルチプレクサ89、 ・クロック信号Ｈの前縁でサンプリングする第２のマス
タ−スレーブフリップフロップ回路88、 ・クロック信号Ｈの前縁でサンプリングする第３のマス
タ−スレーブフリップフロップ回路90、 ・クロック信号Ｈの前縁でサンプリングする第４のマス
タ−スレーブフリップフロップ回路91、 ・３入力ＡＮＤ論理ゲート87、及び、 ・２入力ＮＯＲ論理ゲート91 を備える。

【００７０】第１の比較回路83は、メモリ７へのアクセ
スのための制御信号を転送する制御線10に接続される。
この比較回路83は更に、比較回路24の出力及びマスタ−
スレーブレジスタ22の出力に接続される。この比較回路
83は論理信号を出力する出力を有し、この論理信号は、
マスタ−スレーブレジスタ22に記憶されたブレイク条件
が制御線10及び比較回路24の出力上で確認されると、所
定の状態になる。例えば、そのブレイク条件が確認され
ると、比較回路83によって生成した信号は状態１とな
り、そうでない場合状態０になる。比較回路83の出力
は、第１のフリップフロップ回路86の入力に接続され
る。このフリップフロップ回路86の出力は、ＮＯＲゲー
ト87の第１の入力に接続される。

【００７１】第２の比較回路84は、制御線６に接続され
る。この比較回路は更に、比較回路26の出力及びマスタ
−スレーブレジスタ23の出力に接続される。この比較回
路84は、論理信号を出力する出力を有し、この論理信号
は、マスタ−スレーブレジスタ23に記憶されたブレイク
条件が制御線６及び比較回路26の出力上で確認される
と、所定の状態になる。例えば、そのブレイク状態が確
認された時、比較回路84によって生成される信号は状態
１とあり、そうでない時状態０である。比較回路84の出
力は、第２のフリップフロップ回路88の入力に接続され
る。

【００７２】マルチプレクサ89は、論理状態１に保持さ
れた信号を受ける第１の入力、論理状態０に保持された
信号を受ける第２の入力及び第３のフリップフロップ回
路90の出力に接続されたその最後のすなわち第３の入力
を有する。フリップフロップ回路88の出力は、マルチプ
レクサ89の第１の制御入力に接続されており、そのフリ
ップフロップ回路88の出力での信号が状態１の時、マル
チプレクサ89の出力がその第１の入力に接続されるよう
に制御される。そのマルチプレクサは、ＡＮＤゲート87
の出力に接続された第２の制御入力を有し、ＡＮＤゲー
ト87の出力での信号は状態１の時、マルチプレクサの出
力がその第２の入力に接続されるように制御される。ま
た、マルチプレクサはＮＯＲゲート92の出力に接続され
た第３の制御入力を有し、ＮＯＲゲート92の出力での信
号が状態１の時、そのマルチプレクサの出力は、その第
３の入力に接続されるように制御される。

【００７３】ＮＯＲゲート92は、各々マルチプレクサ89
の別の制御入力に接続された入力を有する。マルチプレ
クサ89の出力は、フリップフロップ回路90の入力に接続
される。このフリップフロップ回路の出力は、第４のフ
リップフロップ回路91の入力に接続される。このフリッ
プフロップ回路91の出力は、ＡＮＤゲート87の第２の入
力に接続される。このＡＮＤゲートのもう１つの入力
は、選択回路85の出力に接続される。この回路85は、図
４の選択回路47と同じ役割を果たす。ＡＮＤゲート87の
出力は、制御論理信号ＨＡＬＴを転送する制御線17に接
続される。

【００７４】従って、１サイクル中に、予想する全ての
条件がアドレスバス４上に確認されると、フリップフロ
ップ回路91の出力は、条件が確認されたアドレスに置か
れたワードの実行に対応するサイクルの次のサイクルの
開始時に論理状態１の信号を出力する。後段の命令の実
行中または同じ命令の実行中に、全ての条件がアドレス
バス８上で確認されると、制御論理信号ＨＡＬＴは次の
サイクルの開始時に１になる。同様に、他の連続の場合
の対応する他のブレイクポイントを設けるためには、上
記の回路と同様な回路を必要な数だけ用意して、そのリ
ンクと回路の要素を各ケースに合わせる。これらの回路
の構成に関しては、図４〜６を参照する。

【００７５】データメモリのアドレスバスに関する連続
のケースを処理するためには、比較回路24及び25が存在
するために、２つの可能なケースを処理するためには１
つの回路だけで十分であることが注目される。例えば、
第１の比較回路を使用して、マルチプレクサ28及び29の
制御信号を取り扱うケースに合わせることによって当初
出現しなければならない条件を確認するだけで十分であ
る。

【００７６】上記には記載しなかったが、制御回路が、
一度にＮＡＮＤゲートの１つの出力だけを制御線17に接
続するように付加選択手段を備えることがあることはも
ちろん明らかである。そうでなければこの制御線に衝突
の問題が起きるであろう。同様に、制御回路は回路53に
ついて記載した手段を備えることができ、従って、ブレ
イクポイントの確認時にデコードされている全ての命令
が実行される時以後だけ命令の実行が停止される。本発
明は実施例に参照して説明したが、この実施例は本発明
を何ら限定するものではなく、本発明の範囲内で様々な
変更が可能であることは理解されよう。

【図面の簡単な説明】

【図１】 本発明による集積回路を図示したものであ
る。

【図２】 命令の実行を停止する信号を生成するブレイ
ク手段を備える、図１の回路の一部分を図示したもので
ある。

【図３】 パイプライン型構造を図示したクロック図で
ある。

【図４】 或るブレイクポイント構造で実現される回路
を図示したものである。

【図５】 図４とは異なるブレイクポイント構造で実現
される回路を図示したものである。

【図６】 図４〜図５とは異なるブレイクポイント構造
で実現される回路を図示したものである。

【図７】 図４〜図６とは異なるブレイクポイント構造
で実現される回路を図示したものである。

【図８】 図４〜図７とは異なるブレイクポイント構造
で実現される回路を図示したものである。

【図９】 図４〜図８とは異なるブレイクポイント構造
で実現される回路を図示したものである。

【符号の説明】

１ 集積回路 ２ 中央処理装置 ３ プログラムメモリ ４、８、12 アドレスバス ５、９、13 データバス ６、10、14 制御線 ７、11 データメモリ 18〜23 マスタ−スレーブレジスタ 24〜27、44、49、54、66、68、73、74 比較回路 29、56、77 マルチプレクサ 40 デコード回路 41 制御回路 46、50、59 ２入力ＡＮＤ論理ゲート 47、51、60、70、75 選択回路 45、55、57、58、67、69、76、81マスタ−スレーブフリ
ップフロップ回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、 アドレスバスと、データバスと、メモリの読出及び書込
   みアクセス制御信号を出力する制御線とを介して中央処
   理装置に接続されており、当該中央処理装置によって実
   行される命令のプログラムを格納したプログラムメモリ
   と、 アドレスバスと、データバスと、メモリの読出及び書込
   みアクセス制御信号を出力する制御線とを介して中央処
   理装置に接続されている、少なくと１つのデータメモリ
   とを備える集積回路であって、当該集積回路は、上記プ
   ログラムメモリと上記データメモリのバスの２つに存在
   する値とこれらのメモリの少なくとも１つへのアクセス
   のための制御信号値とに関する条件の組合せを決定し、
   これらの条件が確認されると命令の実行を停止するブレ
   イク手段を備え、確認された条件がアドレスバスに関す
   る時には、その停止は遅延され、確認された条件がデー
   タバスに関する時には、条件の確認は、バスでの値の出
   現に比較して遅延されることを特徴とする集積回路。
2. 【請求項２】 上記ブレイク手段は、同じ１つの命令の
   処理中に組合せの条件が確認されるとブレイク手段は命
   令の実行を停止することを特徴とする請求項１に記載の
   回路。
3. 【請求項３】 上記ブレイク手段は、命令の処理中、メ
   モリの内の１つのメモリのバスに存在する値及び当該メ
   モリのアクセスのための制御信号の値に関する組合せの
   条件が確認されないと、当該組合せの他の条件が、当該
   メモリの他のバスに存在する値または他のメモリのバス
   に存在する値及びこの他のメモリへのアクセスのための
   制御信号の値に関するものであり、別の命令の処理中に
   前もって確認されていても、命令の実行を停止しないこ
   とを特徴とする請求項１または２に記載の回路。
4. 【請求項４】 各メモリごとに、そのアドレスバスに存
   在する値とこのメモリのアクセスのための制御信号の値
   に関する条件を決定し、メモリの内の１つのメモリにつ
   いてこれらの条件が確認されると命令の実行を停止させ
   る付加ブレイク手段を備えることを特徴とする請求項１
   〜３のいずれか１項に記載の回路。
5. 【請求項５】 各メモリごとに、そのデータバスに存在
   する値とこのメモリのアクセスのための制御信号の値に
   関する条件を決定し、メモリの内の１つのメモリについ
   てこれらの条件が確認されると命令の実行を停止させる
   付加ブレイク手段を備えることを特徴とする請求項１〜
   ３のいずれか１項に記載の回路。
6. 【請求項６】 条件が確認される間に命令がデコードさ
   れると、ブレイク手段がこのデコードされた命令の実行
   後に命令の実行を停止するように構成されていることを
   特徴とする請求項１〜５のいずれか１項に記載の回路。
7. 【請求項７】 第２のデータメモリを更に備えることを
   特徴とする請求項１〜６のいずれか１項に記載の回路。
8. 【請求項８】 メモリマップ化された構成のレジスタに
   条件が記憶されることを特徴とする請求項１〜７のいず
   れか１項に記載の回路。
9. 【請求項９】 信号処理専用の請求項１〜８のいずれか
   １項記載の回路。