JPH02188723A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置に関するものであ
る。

〔従来の技術］ 従来のアクティブ・マトリックス方式の液晶表示袋にお
いては、特開昭６１−１５１５１６号公報に示されるよ
うに、走査信号線、ゲート電極、保持容量素子の電極膜
をＺＴＯ（インジュウム・錫酸化物）膜で構成しており
、また保持容量素子の電極膜を走査信号線から分岐させ
ている。

〔発明が解決しようとする課題〕

しかし、このような液晶表示装置においては、ＩＴＯ膜
のンート抵抗が大きいから、走査信号線の抵抗が大きく
なるので、画素電極への信号書き込みができなくなる。

そこで、走査信号線、ゲート電極、保持容量素子の電極
膜をクロム膜で構成することが考えられ。

この場合に走査信号線と保持容量素子の電極膜とを一体
に形成すると、走査信号線と映像信号線との交差部にお
ける走査信号線と映像信号線との重なり面積が大きくな
るので、走査信号線と映像信号線との間のショートが多
くなり、歩留まりが悪くなる。

また、走査信号線、保持容量素子の電極膜をクロム膜で
構成したときに、保持容量素子の電極膜を走査信号線か
ら分岐させてたときには、開口率が低下するから１画像
が暗くなる。

この発明は上述の課題を解決するためになされたもので
、画素電極への信号書き込みができなくなることがなく
、しかも歩留まりがよい液晶表示装置、画像が明るい液
晶表示装置を提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素としアクテ
ィブ・マトリックス方式の液晶表示装置において、走査
信号線を構成する導電膜と保持容量素子の電極膜とを同
一の不透明金属膜で形成し、上記走査信号線の映像信号
線との交差部における上記不透明金属膜の幅を他の部分
の幅より狭くする。

また、上記目的を達成するため、この発明においては、
薄膜トランジスタと画素電極とを画素の一構成要素とし
アクティブ・マトリックス方式の液晶表示装置において
、走査信号線を構成する導電膜と保持容量素子の電極膜
とを同一の不透明金属膜で形成し、上記保持容量素子の
電極膜を上記走査信号線に沿って設け、上記画素電極の
端部を上記走査信号線と直角に設ける６ 〔作用〕 この液晶表示装置においては、走査信号線を構成する導
電膜を不透明金属膜で形成しているから。

走査信号線の抵抗が小さく、また走査信号線の映像信号
線との交差部における不透明金属膜の幅を他の部分の幅
より狭くしているから、走査信号線と映像信号線との交
差部における走査信号線と映像信号線との重なり面積が
小さい。

また、この液晶表示装置においては、保持容量素子の電
極膜を走査信号線に沿って設け、画素電極の端部を走査
信号線と直角に設けているから。

開口率が大きくなる。

〔実施例〕

この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し、第２図のｎ−■切断線で切った断面
を第３図で示す、また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
。

第２図〜第４図に示すように、液晶表示装置は、下部透
明ガラス基板５ＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴＯを有す
る画素が構成されている。下部透明ガラス基板５ＵＢＩ
はたとえば１．１［ｍｍ］程度の厚さで構成されている
。

各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＧＬと、隣接する２本の映像信号線（
ドレイン信号線または垂直信号線）ＤＬとの交差領域内
（４本の信号線で囲まれた領域内）に配置されている。

走査信号線ＧＬは、第２図および第４図に示すように、
列方向に延在し、行方向に複数本配置されている。映像
信号線ＤＬは、行方向に延在し、列方向に複数本配置さ
れている。

各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割簿膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは、主にゲート電極Ｇ
Ｔ、絶縁膜ＧＩ、ｉ型（真性、１ｎｔｒｉｎｓｉｃ、導
電型決定不純物がドープされていない）シリコン（Ｓｉ
）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤＩ
およびドレイン電極ＳＤ２で構成されている。なお、ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソース・ドレインは動作中入れ替わると理
解されたい。しかし以下の説明でも、便宜上一方をソー
ス、他方をドレインと固定して表現する。

前記ゲート電極ＧＴは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＧＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（１字形状に分岐されて
いる）、つまり、ゲート電極ＧＴは、映像信号ＭＤＬと
実質的に平行に延在するように構成されている。ゲート
電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている。

薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲー
ト電極ＧＴは、一体に（共通ゲート電極として）構成さ
れており、同一の走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差をなるべく作らないように、
単層の第１導電膜ｇ１で構成する。第１導電膜ｇｌは、
たとえばスパッタで形成されたクロム（Ｃｒ）膜を用い
、１１００［人］程度の膜厚で形成する。

このゲート電極ＧＴは、第２図、第３図および第６図に
示されているように、ｉ型半導体層ＡＳを完全に覆うよ
う（下方からみて）それより太き目に形成される。した
がって、下部透明ガラス基板５ＵＢＩの下方に蛍光灯等
のバックライトを取り付けた場合、この不透明のＣｒゲ
ート電極ＧＴが影となって、半導体ＩＡｓにはバックラ
イト光が当たらず、前述した光照射による導電現象すな
わちＴＰＴのオフ特性劣化は起きにくくなる。なお、ゲ
ート電極ＧＴの本来の大きさは、ソース・ドレイン電極
ＳＤＩ、Ｓｎ２間をまたがるに最低限必要な（ゲート電
極とソース・ドレイン電極の位置合わせ余裕分も含めて
）＠を持ち、チャンネル１ｗを決めるその奥行き長さは
ソース・ドレイン電極間の距離（チャンネル長）Ｌとの
比、すなわち相互コンダクタンスｇｍを決定するファク
タＷ／Ｌをいくつにするかによって決められる。

この液晶表示装置におけるゲート電極の大きさはもちる
ん、上述した本来の大きさよりも大きくされる。

ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＯＬは単一の
層で一体に形成してもよく、この場合不透明導電材料と
してＳｉを含有させたＡｌ、純ＡＩ、およびＰｄを含有
させたＡＩ等を選ぶことができる。

前記走査信号線ＯＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＯＬの第１導電膜ｇ１は、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され、かつ一体に構成されている。第２導電膜ｇ２はた
とえばスパッタで形成されたアルミニウム（Ａｌ）膜を
用い、９００〜４０００［人］程度の膜厚で形成する。

第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し、
信号伝達速度の高速化（画素の情報の書込特性）を図る
ことができるように構成されている。

また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状をゆる
やかにすることができるので、その上層の絶縁膜ＧＩの
表面を平担化できるように構成されている。

絶縁膜ＯＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号線ＧＬの上層に形成
されている。絶縁膜ＧＩはたとえばプラズマＣＶＤで形
成された窒化珪素膜を用い、３０００［人］程度の膜厚
で形成する。前述のように、Ｎ縁膜ＧＩの表面は、薄膜
トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれの形成領域
および走査信号線ＧＬ形成領域において平担化されてい
る。

ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される。複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
ＲＡＳは、画素内において一体に構成されている。すな
わち、画素の分割された複数の薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のそれぞれは、１つの（共通の）ｉ型半導
体層Ａｓの島領域で構成されている。ｉ型半導体層ＡＳ
は、非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［人］程度の膜厚で形成する。

このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかもその装置から外部に露出する
ことなく形成される。また、オーミックコンタクト用の
ＰをドープしたＮ＋型半導体層ｄｏ（第３図）も同様に
連続して約４００［人］の厚さに形成される。しかる後
、下部透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取
り出され、写真処理技術により、Ｎ＋型半導体層ｄｏお
よびｉ型半導体層ＡＳは第２図、第３図および第６図に
示すように独立した島状にパターニングされる。

このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一
体に構成することにより、薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ型
半導体層Ａｓ（実際には、第１導電膜ｇ１の膜厚、Ｎ＋
型半導体層ｄＯの膜厚およびｉ型半導体ＲＡＳの膜厚と
を加算した膜厚に相当する段差）をドレイン電極ＳＤ２
側からｉ型半導体層ＡＳ側に向って１度乗り越えるだけ
なので、ドレイン電極ＳＤ２が断線する確率が低くなり
、点欠陥の発生する確率を低減することができる。つま
り、この液晶表示装置では、ドレイン電極ＳＤ２がｉ型
半導体層Ａｓの段差を乗り越える際に画素内に発生する
点欠陥が３分の１に低減できる。

また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極５Ｄ
２）がｉ型半導体層ＡＳを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる。つま
り１画素の複数に分割された薄膜トランジスタＴＰＴ　
１〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体に構
成することにより、映像信号線ＤＬ（ドレイン電極５Ｄ
２）がｉ型半導体層Ａｓを１度だけしか乗り越えないた
めである（実際には１乗り始めと乗り終わりの２度であ
る）。

前記ｉ型半導体層Ａｓは、第２図および第６図に詳細に
示すように、走査信号線ＯＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている。この延在させたｉ型半導体層Ａｓは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている。

画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤＩとドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層Ａｓ上にそれぞれ離隔して設けられている。ソース
電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、回路の
バイアス極性が変ると、動作上、ソースとドレインとが
入れ替わるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、ＦＥＴと同様に双方向性である。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄＯに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される。

第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［人］の膜厚（この液晶表示装置で
は、６００［人］程度の膜厚）で形成する。クロム膜は
、膜厚を厚く形成するとストレスが大きくなるので、２
０００［人］程度の膜厚を越えない範囲で形成する。ク
ロム膜は、Ｎ＋型半導体層ｄＯとの接触が良好である。

クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
Ｎ＋型半導体肩ｄ。

に拡散することを防止する、所謂バリア層を構成する。

第１導電膜ｄ１としては、クロム膜の他に。

高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シ
リサイド（ＭｏＳｉ２、ＴｉＳｉ２．ＴａＳｉ２、ＷＳ
ｉ、）膜で形成してもよい。

第１．導電膜ｄ１を写真処理でパターニングした後、同
じ写真処理用マスクであるいは第１導電膜ｄ１をマスク
としてＮ＋型半導体層ｄｏが除去される。つまり、ｉ型
半導体ＲＡＳ上に残っていたＮ＋型半導体層ｄＯは第１
導電膜ｄ１以外の部分がセルファラインで除去される。

このとき、Ｎ＋型半導体層ｄｏはその厚さ分は全て除去
されるようエッチされるのでｉ型半導体層ＡＳも若干そ
の表面部分でエッチされるが、その程度はエッチ時間で
制御すればよい。

しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人］の膜厚（この液晶表示
装置では、３５００［人］程度の膜厚）に形成される。

アルミニウム膜は、クロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２および映像信号
線ＤＬの抵抗値を低減するように構成されている。第２
導電膜ｄ２は、薄膜トランジスタＴＰＴの動作速度の高
速化および映像信号線ＤＬの信号伝達速度の高速化を図
ることができるように構成されている。つまり、第２導
電膜ｄ２は、画素の書込特性を向上することができる。

第２導電膜ｄ２としては、アルミニウム膜の他に、シリ
コン（Ｓｉ）や銅（Ｃｕ）やパラジウム（Ｐｄ）を添加
物として含有させたアルミニウム膜で形成してもよい。

第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３がスパッタで形成された透明導電膜（Ｉ
ＴＯ：ネサ膜）を用い、１０００〜２０００［人］の膜
厚（この液晶表示装置では、　１２００［人］程度の膜
厚）で形成される。この第３導電膜ｄ３は、ソース電極
ＳＤＩ、ドレイン電極ＳＤ２および映像信号線ＤＬを構
成するとともに、透明画素電極ＩＴＯを構成するように
なっている。

ソース電極ＳＤ１の第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導竜膜ｄ
２および第３導電膜ｄ３に比べてチャネル形成領域側を
大きいサイズで構成している。つまり、第１導電膜ｄ１
は、第１導電ｊｌｉｄｌと第２導電膜ｄ２および第３導
電膜ｄ３との間の製造工程におけるマスク合せずれが生
じても、第２導電膜ｄ２および第３導電膜ｄ３に比べて
大きいサイズ（第１導電膜ｄ１〜第３導電膜ｄ３のそれ
ぞれのチャネル形成領域側がオンザラインでもよい）に
なるように構成されている。ソース電極ＳＤＩの第１導
電膜ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１のそれ
ぞれは、薄膜トランジスタＴＰＴのゲート長りを規定す
るように構成されている。

このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれの第１導電膜ｄｉのチャネル
形成領域側を第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きいサイズで構成することにより、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１
間の寸法で、薄膜トランジスタＴＰＴのゲート長りを規
定することができる。第１導電膜ｄ１間の離隔寸法（ゲ
ート長Ｌ）は、加工精度（パターニング精度）で規定す
ることができるので、薄膜トランＬを均一にすることが
できる。

ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは、ｉ型半導体
層Ａｓの段差形状（第１導電膜ｇ１の膜厚、Ｎ１型半導
体／１ｌｄＯの膜厚およびｉ型半導体層Ａｓの膜厚とを
加算した膜厚に相当する段差）に沿って構成されている
。具体的には、ソース電極ＳＤＩは、ｉ型半導体Ｊｉｌ
ＡＳの段差形状に沿って形成された第１導電膜ｄ１と、
この第１導電膜ｄ１の上部にそれに比べて透明画素電極
工ＴＯと接続される側を小さいサイズで形成した第２導
電＠ｄ２と、この第２導電膜から露出する第１導電膜ｄ
１に接続された第３導電膜ｄ３とで構成されている。ソ
ース電極ＳＤＩの第１導電膜ｄ１は、Ｎ＋型半導体層ｄ
Ｏとの接着性が良好であり、かつ主に第２導電膜ｄ２か
らの拡散物に対するバリア層として構成されている。ソ
ース電極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層Ａｓの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は、厚く形成することでステップ
カバレッジを向上している。

第２導電膜ｄ２は、厚く形成できるので、ソース電極Ｓ
ＤＩの抵抗値（ドレイン電極ＳＤ２や映像信号線ＤＬに
ついても同様）の低減に大きく寄与している。第３導電
膜ｄ３は、第２導電膜ｄ２のｉ型半導体ＩＡｓに起因す
る段差形状を乗り越えることができないので、第２導電
膜ｄ２のサイズを小さくすることで露出する第１導電膜
ｄ１に接続するように構成されている。第１導電膜ｄ１
と第３導電膜ｄ３とは、接着性が良好であるばかりか、
両者間の接続部の段差形状が小さいので、確実に接続す
ることができる。

このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層ＡＳに沿って形成された
バリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に形成され、第１導電１１１ｆｉｄｌに比べて
比抵抗値が小さく、かつ第１導電膜ｄ１に比べて小さい
サイズの第２導電膜ｄ２とで構成し、この第２導電膜ｄ
２から露出する第１導電膜ｄ１に透明画素電極ＩＴＯで
ある第３導電膜ｄ３を接続することにより、薄膜トラン
ジスタＴＰＴと透明画素電極ＩＴＯとを確実に接続する
ことができるので、断線に起因する点欠陥を低減するこ
とができる。しかも、ソース電極ＳＤＩは、第１導電膜
ｄ１によるバリア効果で、抵抗値の小さい第２導電膜ｄ
２（アルミニウム膜）を用いることができるので、抵抗
値を低減することができる。

ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。つまり、画素の複数に分
割された薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞ
れのドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接
続されている。

前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する。透明画素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩｒＯ２および
ＩｒＯ２に分割されている。透明画素電極ＩＴＯＩは、
薄膜トランジスタＴＦＴ１のソース電極ＳＤＩに接続さ
れている。透明画素電極ＩＴＯ２は、簿膜トランジスタ
ＴＰＴ２のソース電極ＳＤＩに接続されている。透明画
素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３のソース
電極ＳＤＩに接続されている。

透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴ１〜ＴＦＴ３のそれぞれと同様に、実
質的に同一サイズで構成されている。

透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層Ａｓを一体に構成しである（分割されたそれぞれの薄
膜トランジスタＴＰＴを一個所に集中的に配置しである
）ので、Ｌ字形状で構成している。

このように、隣接する２本の走査信号線ＯＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し。

この複数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに複数に分割した透明画素電極ＩＴＯＩ
〜ＩＴＯ３のそれぞれを接続することにより１画素の分
割された一部分（たとえば、薄膜トランジスタＴＦＴＩ
）が点欠陥になるだけで、画素の全０体としては点欠陥
でなくなる（薄膜トランジスタＴＦＴ２およびＴＦＴ３
が点欠陥でない）ので１画素全体としての点欠陥を低減
することができる。

また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合１画
素の３分の１の面積）ので、前記点欠陥を見にくくする
ことができる。

また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、画素内の点欠陥の面積を均一にすることができ
る。

また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素電極ＩＴＯとで構成されるそれぞれの液晶
容量（Ｃｐｉｘ　）と、この透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３のそれぞれに付加される透明画素電極ＩＴＯＩ〜
ＩＴＯ３とゲート電極ＧＴとの重ね合せで生じる重ね合
せ容量（Ｃｇｓ）とを均一にすることができる。つまり
。

透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは液晶容量
および重ね合せ容量を均一にすることができるので、こ
の重ね合せ容量に起因する液晶ＬＣの液晶分子に印加さ
れようとする直流成分を均一とすることができ、この直
流成分を相殺する方法を採用した場合、各画素の液晶に
かかる直流成分のばらつきを小さくすることができる。

薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯ上に
は、保護膜ＰＳＶＩが設けられている。

保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。

保護膜ｐｓｖｉは、たとえばプラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており、５０００〜
１１０００［人］の膜厚（この液晶表示装置では、８０
００［人コ程度の膜厚）で形成する。

薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体層Ａｓに入射されないように、遮蔽膜ＬＳが設けられ
ている。第２図に示すように、遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている。遮蔽膜ＬＳは、光に対
する遮蔽性が高い、たとえばアルミニウム膜やクロム膜
等で形成されており、スパッタで１０００［人］程度の
膜厚に形成する。

したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共
通半導体層Ａｓは上下にある遮光膜ＬＳおよび太き目の
ゲート電極ＧＴによってサンドイッチにされ、外部の自
然光やバックライト光が当たらなくなる。遮光膜ＬＳと
ゲート電極ＧＴは半導体層ＡＳより太き目でほぼそれと
相似形に形成され、両者の大きさはほぼ同じとされる（
図では境界線が判るようゲート電極ＧＴを遮光膜ＬＳよ
り小さ目に描いている）。

なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板５ＵＢＩを観察側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ックライト光の、ゲート電極ＧＴは自然光の遮光体とし
て働く。

薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。

液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜０ＲＩｌおよび上部配向
膜０ＲＩ２に規定され、封入されている。

下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。

上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極（ＣＯＭ）ＩＴＯおよび前記上部配向膜０ＲＩ
２が順次積層して設けられている。

前記共通透明画素電極ＩＴＯは、下部透明ガラス基板５
ＵＢｌ側に画素毎に設けられた透明画素電極ＩＴＯに対
向し、隣接する他の共通透明画素電極ＩＴＯと一体に構
成されている。この共通透明画素電極ＩＴＯには、コモ
ン電圧Ｖｃｏｍが印加されるように構成されている。コ
モン電圧Ｖｃｏｍは、映像信号ｌ１ＤＬに印加されるロ
ウレベルの駆動電圧Ｖｄｍ１ｎとハイレベルの駆動電圧
Ｖ　ｄ　ｗａｘとの中間電位である。

カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。

カラーフィルタＦＩＬは、画素に対向する位置に各画素
ごとに構成され、染め分けられている。すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号線ＯＬと隣接する２本の映像信号線ＤＬとの交差
領域内に構成されている。各画素は、カラーフィルタＦ
ＩＬの個々の所定色フィルタ内において、複数に分割さ
れている。

カラーフィルタＦＩＬは、つぎのように形成することが
できる。まず、上部透明ガラス基板５ＵＢ２の表面に染
色基材を形成し、フォトリソグラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する。この後、染色基
材を赤色染料で染め。

固着処理を施し、赤色フィルタＲを形成する０次に、同
様な工程を施すことによって、緑色フィルタＧ、青色フ
ィルタＢを順次形成する。

このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に形成することにより、カラ
ーフィルタＦＩＬの各色フイルタ間に、走査信号線ＧＬ
、映像信号線ＤＬのそれぞれが存在するので、それらの
存在に相当する分、各画素とカラーフィルタＦＩＬの各
色フィルタとの位置合せ余裕寸法を確保する（位置合せ
マージンを大きくする）ことができる、さらに、カラー
フィルタＦＩＬの各色フィルタを形成する際に、異色フ
ィルタ間の位置合せ余裕寸法を確保することができる。

すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＯＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを形成することにより、前述の点欠陥を低減すること
ができるとともに、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる。

保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保；！ＩＩＷＩＰＳＶ２は、た
とえばアクリル樹脂、エポキシ樹脂等の透明樹脂材料で
形成されている。

この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に
形成し、その後下部透明ガラス基板５ＵＢＩと上部透明
ガラス基板５ＵＢ２とを重ね合せ、両者間に液晶ＬＣを
封入することによって組み立てられる。

前記液晶表示部の各画素は、第４図に示すように、走査
信号線ＧＬが延在する方向と同一列方向に複数配置され
、画素列ｘｉ、ｘ、、Ｘ、、ｘ４．−・のそれぞれを構
成している。各画素列Ｘ１．　Ｘ、。

Ｘ３．　Ｘ４．・・・のそれぞれの画素は、薄膜トラン
ジスタＴＦＴＩ〜ＴＦＴ３および透明画素電極ＩＴ０１
〜ＩＴＯ３の配置位置を同一に構成している。

つまり、画素列Ｘ１．ｘ３．・・・のそれぞれの画素は
、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を右側
に構成している６画素列Ｘ１．ｘ、、・・・のそれぞれ
の行方向の次段の画素列Ｘ、、Ｘ４．・・・のそれぞれ
の画素は、画素列Ｘ□、Ｘ５．・・・のそれぞれの画素
を前記映像信号線ＤＬに対して線対称で配置した画素で
構成されている。すなわち、画素列Ｘ、、　Ｘ４．・・
・のそれぞれの画素は、薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３の配置位置を右側、透明画素電極ＩＴＯＩ〜ＩＴ
Ｏ３の配置位置を左側に構成している。そして、画素列
Ｘ、、Ｘ４．・・・のそれぞれの画素は、画素列Ｘ□、
Ｘ３．・・・のそれぞれの画素に対し１列方向に半画素
間隔移動させて（ずらして）配置されている。つまり、
画素列Ｘの各画素間隔を１．０　（１，０ピツチ）とす
ると、次段の画素列Ｘは、各画素間隔を１．０とし、前
段の画素列Ｘに対して列方向に０．５画素間隔（０，５
ピツチ）ずれている、各画素間を行方向に延在する映像
信号線ＤＬは、各画素列Ｘ間において、半画素間隔分（
０，５ピツチ分）列方向に延在するように構成されてい
る。

このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し、画素列Ｘの
次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号線
ＤＬに対して線対称で配置した画素で構成し、次段の画
素列を前段の画素列に対して半画素間隔移動させて構成
することにより、第８図（画素とカラーフィルタとを重
ね合せた状態における要部平面図）で示すように。

前段の画素列Ｘの所定色フィルタが形成された画素（た
とえば、画素列Ｘ、の赤色フィルタＲが形成された画素
）と次段の画素列Ｘの同一色フィルタが形成された画素
（たとえば１画素列Ｘ４の赤色フィルタＲが形成された
画素）とを１．５画素間隔（１，５ピツチ）離隔するこ
とができる。つまり、前段の画素列Ｘの画素は、最つと
も近傍の次段の画素列の同一色フィルタが形成された画
素と常時１．５画素間隔分離隔するように構成されてお
り、カラーフィルタＦＩＬはＲＧＢの三角形配置構造を
構成できるようになっている。カラーフィルタＦＩＬの
ＲＧＢの三角形配置構造は、各色の混色を良くすること
ができるので、カラー画像の解像度を向上することがで
きる。

また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号ａＤ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。

この液晶表示部の構成を回路的に示すと、第１０図（液
晶表示部の等価回路図）に示すようになる。第１０図に
示すＸｉＧ、Ｘｉ＋ＩＧ、・・・は。

緑色フィルタＧが形成される画素に接続された映像信号
線ＤＬであるａ　ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色
フィルタＢが形成される画素に接続された映像信号ＩＩ
ＡＤＬである。Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ。

・・・は、赤色フィルタＲが形成される画素に接続され
た映像信号線ＤＬである。これらの映像信号線ＤＬは、
映像信号駆動回路で選択される。Ｙｉは前記第４図およ
び第８図に示す画素列Ｘ１を選択する走査信号線ＧＬで
ある。同様に、Ｙｉ＋１゜Ｙｉ＋２．・・・のそれぞれ
は、画素列Ｘ、、　Ｘ、、・・・のそれぞれを選択する
走査信号線ＧＬである。これらの走査信号線ＧＬは、垂
直走査回路に接続されている。

前記第３図の中央部は一画素部分の断面を示しているが
、左側は下部透明ガラス基板５ＵＢＩおよび上部透明ガ
ラス基板５ＵＢ２の左側縁部分で外部引出配線の存在す
る部分の断面を示している。

右側は、透明ガラス基板５ＵＢＩおよびＳＵＢ　２の右
側縁部分で外部引出配線の存在しない部分の断面を示し
ている。

第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩおよ
び５ＵＢ２の総周囲全体に沿って形成されている。シー
ル材ＳＬは、たとえばエポキシ樹脂で形成されている。

前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板５ＵＢＩ側に形成さ
れた外部引出配線に接続されている。この外部引出配線
は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれと同一製造工程で形成される
。

前記配向膜０ＲＩＩおよび０ＲＩ２、透明画素電極ＩＴ
Ｏ１共通透明画素電極ＩＴＯ１保護膜ＰＳｖ１およびＰ
ＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの
内側に形成される。偏光板ＰＯＬは、下部透明ガラス基
板５ＵＢＩ、上部透明ガラス基板５ＵＢ２のそれぞれの
外側の表面に形成されている。

この発明を適用すべき他の液晶表示装置の液晶表示部の
一画素を第９Ａ図（要部平面図）に、また同図の左下方
に示した太い実線枠Ｂに囲まれた部分（薄膜トランジス
タ３とその周辺部）を３倍に拡大した図を第９Ｂ図に示
す。

この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに。

液晶にかかる直流成分を小さくし、液晶表示部の点欠陥
を低減しかつ黒むらを低減することができる。

この液晶表示装置は、第９Ａ図および第９Ｂ図に示すよ
うに、液晶表示部の各画素内のｉ型半導体層ＡＳを薄膜
トランジスタＴＦＴＩ〜ＴＦＴ３毎に分割して構成され
ている。つまり、画素の複数に分割された薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３のそれぞれは、独立したｉ型半
導体層ＡＳの島領域で構成されている。

このように構成される画素は、映像信号線ＤＬの延在す
る行方向に、薄膜トランジスタＴＰＴ　１〜ＴＦＴ３の
それぞれを均等に分散し配置することができるので、薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに接続さ
れる透明画素電極ＩＴｏ１〜ＩＴＯ３のそれぞれを方形
状で構成することができる。方形状で構成される透明画
素電極■ＴＯＩ〜ＩＴＯ３のそれぞれは１画素内におい
て隣接する透明画素電極ＩＴＯ間の行方向における離隔
面積を低減することができるので、面積（開口率）を向
上することができる。

また、第９Ａ図に符号Ａを付けて点線で囲んで示すよう
に、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれの形状
を変化させる場合は、走査信号線ＯＬまたは映像信号Ｉ
ＤＬに対して傾斜する角度を有するＳ（たとえば、４５
度の角度の線）で変化させる。つまり、透明画素電極Ｉ
ＴＯＩ〜ＩＴＯ３のそれぞれは、走査信号線ＧＬまたは
映像信号線ＤＬと平行な線あるいは直交する線で形状を
変化させた場合に比べて、透明画素電極ＩＴＯ間の離隔
面積を低減することができるので、開口率を向上するこ
とができる。

また、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、
薄膜トランジスタＴＰＴと接続される辺と対向する反対
側の辺において、行方向の次段の走査信号線ＯＬと重ね
合わされている。この重ね合せは、薄膜トランジスタＴ
ＦＴＩ−ＴＦＴ３のゲート電極ＧＴと同様に、そのゲー
ト電極ＧＴを選択する走査信号線ＤＬ（画素を選択する
走査信号線ＤＬ）と隣接する次段の走査信号線ＤＬを１
字形状に分岐させて行なわれている０分岐させた走査信
号線ＧＬは、薄膜トランジスタＴＰＴのゲート電極ＧＴ
と同様に、第１導電膜（クロム膜）ｇｌの単層で構成さ
れている。前記重ね合せは、透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３のそれぞれを一方の電極とし、次段の走査信号線
ＧＬを容量電極線として用いてそれから分岐された部分
を他方の電極とする保持容量素子（静電容量素子）Ｃａ
ｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体膜
は、薄膜トランジスタＴＰＴのゲート絶縁膜として使用
される絶縁膜ＧＩと同一層で構成されている。

ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様ｉ型半導体層Ａｓより太き目に形成されるが、この液
晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３が
独立したｉ型半導体層ＡＳごとに形成されているため、
各薄膜トランジスタＴＰＴごとに太き目のパターンが形
成されるとともに、分岐したゲート配線ＯＬ　（ｇｌ）
に連結される。

前記保持容量素子Ｃａｄｄの他のレイアウトを第１１図
（他の例の一画素を示す要部平面図）に示し、前記第９
Ａ図および第１１図に記載される画素の等価回路を第１
２図（等価回路図）に示す。

第１１図に示す画素の保持容量素子Ｃａｄｄは、透明画
素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容量電極線の分
岐させた部分（保持容量素子Ｃａｄｄの他方の電極）と
の重ね合せ量を増加させ、保持容量を増加させている。

基本的には、第１１図に示す保持容量素子Ｃａｄｄと前
記第９Ａ図に示す保持容量素子Ｃａｄｄとは同じである
。第１２図において、前述と同様に、Ｃｇｓは薄膜トラ
ンジスタＴＰＴのゲート電極ＧＴおよびソース電極ＳＤ
Ｉで形成される重ね合せ容量である０重ね合せ容量Ｃｇ
ｓの誘電体膜は絶縁膜Ｇｌである。Ｃｐｉスは透明画素
電極ＩＴＯ，（ＰＩＸ）および共通透明画素電極ＩＴＯ
（ＣＯＭ）間で形成される液晶容量である。

液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜ＰＳｖ
１および配向膜０ＲＩＩ、０ＲＩ２である。

ｖｌｃは中点電位である。

前記保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴ
がスイッチングするとき、中点電位（画素電極電位）Ｖ
ｌｃに対するゲート電位変化Δｖｇの影響を低減するよ
うに働く。この様子を式で表すと次式となる。

ΔＶ　１ｃ＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｐｉｘ））　ＸΔＶｇここで、ΔｖｌｃはΔＶｇによる
中点電位の変化分を表わす。この変化分Δｖ１ｃは液晶
に加わる直流成分の原因となるが、保持容量素子Ｃａｄ
ｄの保持容量を大きくすればする程その値を小さくする
ことができる。また、保持容量素子Ｃａｄｄは放電時間
を長くする作用もあり、薄膜トランジスタＴＰＴがオフ
した後の映像情報を長く蓄積する。液晶ＬＣに印加され
る直流成分の低減は、液晶ＬＣの寿命を向上し、液晶表
示画面の切り替え時に前の画像が残るいわゆる焼き付き
を低減することができる。

上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｉｅはゲート
（走査）信号Ｖｇの影響を受は易くなるという逆効果が
生じる。しかし、保持容量素子Ｃａｄｄを段重すること
によりこのデメリットも解消することができる。

また、２本の走査信号線ＯＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＯＬのうちの一方の走査信号線ＯＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
それぞれ（ＩＴＯＩ〜ＩＴＯ３）を接続し、この分割さ
れた透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこの
画素電極ＩＴＯを一方の電極とし前記２本の走査信号線
ＤＬのうちの他方の走査信号線ＤＬを容量電極線として
用いて他方の電極とする保持容量素子Ｃａｄｄを構成す
ることにより、前述のように１画素の分割された一部分
が点欠陥になるだけで、画素の全体としては点欠陥でな
くなるので、画素の点欠陥を低減することができるとと
もに。

前記保持容量素子Ｃａｄｄで液晶ＬＣに加わる直流成分
を低減することができるので、液晶ＬＣの寿命を向上す
ることができる。とくに、画素を分割することにより、
薄膜トランジスタＴＰＴのゲート電極ＧＴとソース電極
ＳＤＩまたはドレイン電極ＳＤ２との短絡に起因する点
欠陥を低減することができるとともに、透明画素電極Ｉ
ＴＯＩ〜ＩＴＯ３のそれぞれと保持容量素子Ｃａｄｄの
他方の電極（容量電極線）との短絡に起因する点欠陥を
低減することができる。後者側の点欠陥はこの液晶表示
装置の場合３分の１になる。この結果、前記画素の分割
された一部の点欠陥は１画素の全体の面積に比べて小さ
いので、前記点欠陥を見にくくすることができる。

前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、重ね合せ容量
Ｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜
３２・Ｃｇｓ）程度の値に設定する。

また、前記走査信号線ＧＬを第１導電瞑（クロムＩＩＩ
）ｇｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せ
た複合膜で栂成し、前記保持容量素子Ｃａｄｄの他方の
電極つまり容量電極線の分岐された部分を前記複合膜の
うちの一層の第１導電膜ｇ１からなる単層膜で構成する
ことにより、走査信号線ＯＬの抵抗値を低減し、書込特
性を向上することができるとともに、保持容量素子Ｃａ
ｄｄの他方の電極に基づく段差部に沿って確実に保持容
量素子Ｃａｄｄの一方の電極（透明画素電極ＩＴＯ）を
絶縁膜ＧＩ上に接着させることができるので、保持容量
素子Ｃａｄｄの一方の電極の断線を低減することができ
る。

また、保持容量素子Ｃａｄｄの他方の電極を単層の第１
導電膜ｇ１で構成し、アルミニウム膜である第２導電膜
ｇ２を構成しないことにより、アルミニウム膜のヒロッ
クによる保持容量素子Ｃａｄｄの他方の電極と一方の電
極との短絡を防止することができる。

前記保持容量素子Ｃａｄｄを構成するために重ね合わさ
れる透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容量
電極線の分岐された部分との間の一部には、前記ソース
電極ＳＤＩと同様に、分岐された部分の段差形状を乗り
越える際に透明画素電極ＩＴＯが断線しないように、第
１導電膜ｄ１および第２導電膜ｄ２で構成された島領域
が設けられている。この島領域は、透明画素電極ＩＴＯ
の面積（開口率）を低下しないように、できる限り小さ
く構成する。

このように、前記保持容量素子Ｃａｄｄの一方の電極と
その誘電体膜として使用される絶縁膜Ｇｌとの間に、第
１導電膜ｄ１とその上に形成された第１導電膜ｄ１に比
べて比抵抗値が小さくかつサイズが小さい第２導電膜ｄ
２とで形成された下地層を構成し、前記一方の電極（第
３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から露出
する第１導電膜ｄ１に接続することにより、保持容量素
子Ｃａｄｄの他方の電極に基づく段差部に沿って確実に
保持容量素子Ｃａｄｄの一方の電極を接着させることが
できるので、保持容量素子Ｃａｄｄの一方の電極の断線
を低減することができる。

前記画素の透明画素電極ＩＴＯに保持容量素子Ｃａｄｄ
を設けた液晶表示装置の液晶表示部は、第１４図（液晶
表示部を示す等価回路図）に示すように構成されている
。液晶表示部は、画素、走査信号線ＧＬおよび映像信号
ｍＤＬを含む単位基本パターンの繰返しで構成されてい
る。容量電極線として使用される最終段の走査信号線Ｇ
Ｌ（または初段の走査信号線ＧＬ）は、第１４図に示す
ように、共通透明画素電極（Ｖｃｏ＋ｍ　）　Ｉ　Ｔｏ
に接続する。共通透明画素電極ＩＴＯは、前記第３図に
示すように、液晶表示装置の周縁部において銀ペースト
材ＳＬによって外部引出配線に接続されている。しかも
、この外部引出配線の一部の導電層（ｇｌおよびｇ２）
は走査信号線ＧＬと同一製造工程で構成されている。こ
の結果、最終段の走査信号線ＧＬ（容量電極線）は、共
通透明画素電極ＩＴＯに簡単に接続することができる。

このように、容量電極線の最終段を前記画素の共通透明
画素電極（Ｖｃｏｍ　）　Ｉ　Ｔｏに接続することによ
り、最終段の容量電極線は外部引出配線の一部の導電層
と一体に構成することができ、しがも共通透明画素電極
ＩＴＯは前記外部引出配線に接続されているので、簡単
な構成で最終段の容量電極線を共通透明画素電極ＩＴＯ
に接続することができる。

また、液晶表示装置は、先に本願出願人によって出願さ
れた特馴昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１３図（タイム
チャート）に示すように、走査信号線ＤＬの駆動電圧を
制御することによって、さらに液晶ＬＣに加わる直流成
分を低減することができる。第１３図において、Ｖｉは
任意の走査信号線ＧＬの駆動電圧、Ｖｉ＋１はその次段
の走査信号線ＯＬの駆動電圧である。Ｖｅｅは走査信号
線ＧＬに印加されるロウレベルの駆動電圧Ｖｄｍ１ｎ　
、　Ｖｄ　ｄは走査信号線ＧＬに印加されるハイレベル
の駆動電圧Ｖ　ｄ　ｗａｘである。各時刻ｔ＝ｔ工〜ｔ
４における中点電位Ｖｌｃ（第１２図参照）の電圧変化
分Δｖ１〜Δｖ４は、画素の合計の容量（Ｃｇｓ＋　Ｃ
ｐｉｘ＋　Ｃａｄｄ）をＣとすると、法式のようになる
。

ΔＶｚ　＝　−（Ｃｇｓ／　Ｃ）　・Ｖ　２ΔＶｚ　＝
　＋　（Ｃｇｓ／　ｃ）−（Ｖ　１　＋Ｖ　２　）　　
（Ｃａｄｄ／　Ｃ）・Ｖ　２ΔＶｓ　”−ＣＣｇＢ／　
Ｃ）・Ｖ　１　＋　（Ｃａｄｄ／　Ｃ）　’　（Ｖ　１
　＋　Ｖ　２）ΔＶ４＝　　（Ｃａｄｄ／Ｃ）Ｖｌ ここで、走査信号ｆｉＧＬに印加される駆動電圧が充分
であわば（下記【注］参照）、液晶ＬＣに加わる直流電
圧は１次式で表される。

Δｖ１＋ΔＶ、　−（Ｃａｄｄ−Ｖ　２−　Ｃｇｓ−Ｖ
　１　）／　にのため、Ｃａｄｄ−■２　＝　Ｃｇｓ−
Ｖ　１とすると、液晶ＬＣに加わる直流電圧はＯになる
。

【注１時刻ｔいｔ３で走査線Ｖｉの変化分が中点電位Ｖ
ｌｃに影響を及ぼすが、ｔ２〜ｔ、の期間に中点電位Ｖ
ｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位にさ
れる（映像信号の十分な書き込み）。

液晶ＬＣにかかる電位は薄膜トランジスタＴＰＴがオフ
した直後の電位でほぼ決定される（薄膜トランジスタＴ
ＰＴのオフ期間がオン期間より圧倒的に長い）、シたが
って、液晶ＬＣにかかる直流分の計算は、期間ｔ□〜ｔ
□はほぼ無視でき、薄膜トランジスタＴＰＴがオフ直後
の電位、すなわち時刻ｔ３、ｔ、における過渡時の影響
を考えればよい。なお、映像信号Ｖｉはフレームごと、
あるいはラインごとに極性が反転し、映像信号そのもの
による直流分は零とされている。

つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄおよび次段の走査信号線ＯＬ（容量電極線）に
印加される駆動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。もちろん、遮光効果を上げるためにゲートＧＴを大
きくした場合、それに伴って保持容量素子Ｃａｄｄの保
持容量を大きくすればよい。

この直流相殺方式は、第１５図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＧＬ（または
容量電極、１７１）を最終段の容量電極線（または走査
信号線ＯＬ）に接続することによって採用することがで
きる。第１５図には便宜上４本の走査信号線ＧＬＬか記
載されていないが、実際には数百程度の走査信号線ＧＬ
が配置されている。初段の走査信号線ＧＬと最終段の容
量電極線との接続は、液晶表示部内の内部配線あるいは
外部引出配線によって行なう。

このように、液晶表示装置は、初段の走査信号ＭＧＬを
最終段の容量電極線に接続することにより、走査信号線
ＯＬおよび容量電極線の全べてを垂直走査回路に接続す
ることができるので、直流相殺方式（ＤＣキャンセル方
式）を採用することができる。この結果、液晶ＬＣに加
わる直流成分を低減することができるので、液晶ＬＣの
寿命を向上することができる。

第１６図はこの発明に係るアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部の一画素を示す要
部平面図、第１７ａ図は第１６図のＢ−Ｂ切断線で切っ
た部分の断面図、第１７ｂ図は第１６図のＣ−Ｃ切断線
で切った部分の断面図、第１図は第１６図に示す画素の
所定の製造工程における要部平面図、第１８図は第１６
図に示した液晶表示装置の液晶表示部とシール部周辺部
の断面図、第１９図は第１６図に示す画素とブラックマ
トリックスパターンとを重ね合せた状態を示す平面図で
ある。この液晶表示装置においては、クロムからなる第
１導電膜ｇ１によって走査信号線ＯＬの第１層、ゲート
電極ＧＴおよび保持容量素子Ｃａｄｄの電極が形成され
ており、走査信号線ＯＬの第１層と保持容量素子Ｃａｄ
ｄの電極膜とが第１導電膜ｇ１で一体に形成されている
。また、走査信号線ＯＬの映像信号線ＤＬとの交差部に
おける第１導電膜ｇｌの幅は他の部分の幅より狭く、走
査信号線ＧＬの映像信号線ＤＬとの交差部における第１
導電膜ｇ１の幅は１０［ｍｌであり、他の部分の幅は７
０［μ〕である。さらに、保持容量素子Ｃａｄｄの電極
膜が走査信号線ＧＬに沿って設けられ、透明画素電極Ｉ
ＴＯの端部が走査信号ＩＧＬと直角に設けられている。

また、走査信号線ＧＬの第２層はアルミニウム合金から
なる第２導電膜ｇ２によって構成されている。すなわち
、走査信号線ＧＬは第１導電膜ｇ１および第２導電膜ｇ
２によって形成されている。さらに、上部透明ガラス基
板５ＵＢ２の走査信号線ＯＬ、映像信号＠ＤＬ、薄膜ト
ランジスタＴＰＴに対応する部分にブラックマトリック
スパターンＢＭが設けられている。

また、ゲート端子、ドレイン端子（図示せず）の最上膜
が第３導電膜ｄ３によって構成されている。

さらに、映像信号線ＤＬにおいては、第２導電膜ｄ２が
第３導電膜ｄ３によって完全に覆われている。

この液晶表示装置においては、走査信号線ＯＬの第１層
をクロムからなる第１導電膜ｇｌによって構成している
から、走査信号線ＧＬの抵抗が小さいので、透明画素電
極ＩＴＯへの信号書き込みができなくなることはない、
さらに、走査信号線ＧＬの映像信号線ＤＬとの交差部に
おける第１導電膜ｇ１の幅を他の部分の幅より狭くして
いるから、走査信号線ＧＬと映像信号線ＤＬとの交差部
における走査信号線ＧＬと映像信号線ＤＬとの重なり面
積が小さいので、走査信号線ＧＬと映像信量線ＤＬとの
間のショートが少なくなり、歩留まりが向上する。また
、保持容量素子Ｃａｄｄの電極膜が走査信号線ＯＬに沿
って設けられ、透明画素電極ＩＴＯの端部が走査信号線
ＧＩ、と直角に設けられているから、保持容量素子Ｃａ
ｄｄの電極膜を走査信号線ＧＬから分岐させた場合と比
較して、開口率が大きくなるので、画像が明るくなる。

さらに、上部透明ガラス基板５ＵＢ２の走査信号線ＧＬ
、映像信号線ＤＬ、薄膜トランジスタＴＰＴに対応する
部分にブラックマトリックスパターンＢＭが設けられて
いるから１画素の輪郭が明瞭になるので、コントラスト
が向上するとともに、外部の自然光が薄膜トランジスタ
ＴＰＴに当たるのを防止することができる。また、走査
信号線ＧＬの第１／ｉ、ゲート電極ＧＴおよび保持容量
素子Ｃａｄｄの電極膜をＩＴＯ膜により構成した場合に
は、アルミニウム合金からなる第２導電膜ｇ２によって
走査信号線ＯＬの第２層を形成すると、第２導電膜ｇ２
をエツチングするとき、走査信号線ＧＬに電圧を印加し
たときに、電池反応によりＩＴＯ膜が溶解してしまうの
に対して、クロムからなる第１導電膜ｇ１によって走査
信号線ＯＬの第１層、ゲート電極ＧＴおよび保持容量素
子Ｃａｄｄの電極膜を形成した場合には、アルミニウム
合金からなる第２導電膜ｇ２によって走査信号線ＧＬの
第２層を形成したとしても、第１導電膜ｇ１が溶解する
ことはない。さらに、走査信号線ＯＬの第１層、ゲート
電極ＧＴおよび保持容量素子Ｃａｄｄの電極膜をＩＴＯ
膜により構成した場合には、ＩＴＯ膜により画素の輪郭
を形成することができないのに対して、クロムからなる
第１導電膜ｇ１によって走査信号線ＧＬの第１層、ゲー
ト電極ＧＴおよび保持容量素子Ｃａｄｄの電極膜を形成
した場合には、第１導電膜ｇ１により画素の輪郭を形成
することができるので、ブラックマトリックスパターン
ＢＭのアライメントずれがあったとしても、画素の輪郭
が不明瞭にはならず、コントラストが低下することはな
い、また、ゲート端子、ドレイン端子の最上膜が第３導
電膜ｄ３によって構成されているから、ゲート端子、ド
レイン端子とＴＡＢとの接続がよい。さらに、映像信号
１１ＤＬにおいては。

第２導電膜ｄ２が第３導電膜ｄ３によって完全に覆われ
ているから、アルミニウムホイスカの発生が抑制される
ので、保護膜ＰＳＶＩにピンホールが生ずることはない
。また、保護膜ＰＳＶＩの下に第３導電膜ｄ３が設けら
れているから、電圧差のあるところで導電膜が腐食され
るいわゆる電食を防止することができる。

つぎに、第１図、第１６図〜第１９図に示した液晶表示
装置の製造方法について説明する。まず、７０５９ガラ
ス（商品名）からなる下部透明ガラス基板５ＵＢＩ上に
膜厚が１１００［人］のクロムからなる第１導電膜ｇ１
をスパッタリングにより設ける。つぎに、エツチング液
として硝酸第２セリウムアンモニウム溶液を使用した写
真蝕刻技術で第１導電膜ｇ１を選択的にエツチングする
ことによって、走査信号＠ＣＬの第１．ＩｉＦ、ゲート
電極ＧＴおよび保持容量素子Ｃａｄｄの電極膜を形成す
る。

つぎに、レジストを剥離液８５０２　（商品名）で除去
したのち、０□アッシャ−を１分間行なう。

つぎに、膜厚が１０００［人］のアルミニウムーパラジ
ウム（Ｐｄ）、アルミニウムーシリコン、アルミニウム
ーシリコン−チタン（Ｔｉ）、アルミニウムーシリコン
−銅（Ｃｕ）等からなる第２導電膜ｇ２をスパッタリン
グにより設ける。つぎに、エツチング液としてリン酸と
硝酸と酢酸との混酸を使用した写真蝕刻技術で第２導電
膜ｇ２を選択的にエツチングすることにより、走査信号
線ＧＬの第２層を形成する。つぎに、ドライエツチング
装置にＳＦ、ガスを導入して、シリコン等の残渣を除去
したのち、レジストを除去する。つぎに、プラズマＣＶ
Ｄ装置にアンモニアガス、シランガス、窒素ガスを導入
して、膜厚が３５００［人］の窒化シリコン膜を設けた
のち、プラズマＣＶＤ装置にシランガス、水素ガス、ホ
スフィンガスを導入して、膜厚が２１００［人］のｉ型
非晶質シリコン膜を設け、膜厚が３００［λ］のＮ＋型
シリコン膜を設ける。つぎに、ドライエツチングガスと
してＳＦ、、ＣＣＱ、を使用した写真蝕刻技術でＮ１型
シリコン膜、ｉ型非晶質シリコン膜を選択的にエツチン
グすることにより、ｉ型半導体層ＡＳを形成する。

つぎに、レジストを除去したのち、ドライエツチングガ
スとしてＳＦ、を使用した写真蝕刻技術で、窒化シリコ
ン膜を選択的にエツチングすることによって、絶縁膜Ｇ
Ｉを形成する。つぎに、レジストを除去したのち、膜厚
が６００［人］のクロムからなる第１導電膜ｄ１をスパ
ッタリングにより形成する。つぎに、写真蝕刻技術で第
１導電膜ｄ１を選択的にエツチングすることにより、映
像信号線ＤＬ、ソース電極ＳＤＩ、ドレイン電＠ＳＤ２
の第１層を形成する。つぎに、レジストを除去する前に
、ドライエツチング装置にＣＣＱ４、ＳＦ６を導入して
、Ｎ＋型シリコン膜を選択的にエツチングすることによ
り、Ｎ４″型半導体層ｄｏを形成する。つぎに、レジス
トを除去したのち、０２アッシャ−を１分間行なう、つ
ぎに、膜厚が３５００［人］のアルミニウムーパラジウ
ム、アルミニウムーシリコン、アルミニウムーシリコン
−チタン、アルミニウムーシリコン−銅等からなる第２
導電膜ｄ２をスパッタリングにより設ける。つぎに、写
真蝕刻技術で第２導電膜ｄ２を選択的にエツチングする
ことにより、映像信号線ＤＬ、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２の第２Ｎを形成する。つぎに、レジスト
を除去したのち、ｏ２アッシャ−を１分間行なう、つぎ
に、膜厚が１２００［人］のＩＴＯ膜からなる第３導電
膜ｄ３をスパッタリングにより設ける。つぎに、エツチ
ング液として塩酸と硝酸との混酸を使用した写真蝕刻技
術で第３導電膜ｄ３を選択的にエツチングすることによ
り、映像信号線ＤＬ、ソース電極ＳＤＩ、ドレイン電極
ＳＤ２の第３層、ゲート端子、ドレイン端子の最上層お
よび透明画素電極ＩＴＯ１を形成する。つぎに、レジス
トを除去したの、プラズマＣＶＤ装置にアンモニアガス
、シランガス、窒素ガスを導入して、膜厚が１［ｊＩｍ
］の窒化シリコン膜を設ける。つぎに、ドライエツチン
グガスとしてＳＦ、を使用した写真蝕刻技術で窒化シリ
コン膜を選択的にエツチングすることによって、保護膜
ＰＳＶＩを形成する。

以上、この発明を上記実施例に基づき具体的に説明した
が、この発明は上記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはもちろんである。

たとえば、この発明は液晶表示部の各画素を２分割ある
いは４分割した液晶表示装置に適用することができる。

ただし１画素の分割数があまり多くなると、開口率が低
下するので、上述のように、２〜４分割程度が妥当であ
る。また、画素は分割しなくても、遮光効果は得られる
。さらに、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でもこの発明は有効である。

〔発明の効果〕

以上説明したように、この発明に係る液晶表示装置にお
いては、走査信号線を構成する導電膜を不透明金属膜で
形成しているから、走査信号線の抵抗が小さいので、画
素電極への信号書き込みができなくなることがない、ま
た、走査信号線の映像信号線との交差部における不透明
金属膜の幅を他の部分の幅より狭くしているから、走査
信号線と映像信号線との交差部における走査信号線と映
像信号線との重なり面積が小さくなるので、走査信号線
ＧＬと映像信号線ＤＬとの間のショートが少なくなり、
歩留まりがよい。

また、この発明に係る液晶表示装置においては。

保持容量術子の電極膜を走査信号線に沿って設け。

画素電極の端部を走査信号線と直角に設けているから、
開口率が大きくなるので、画像が明るくなる。

このように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図は第１６図に示す画素の所定の製造工程における
要部平面図、第２図はこの発明を適用すべきアクティブ
・マトリックス方式のカラー液晶表示装置の液晶表示部
の一画素を示す要部平面図。 第３図は第２図の■−■切断線で切った部分とシール部
周辺部の断面図、第４図は第２図に示す画素を複数配置
した液晶表示部の要部平面図、第５図〜第７図は第２図
に示す画素の所定の製造工程における要部平面図、第８
図は第４図に示す画素とカラーフィルタとを重ね合せた
状態における要一部平面図、第９Ａ図はこの発明を適用
すべきアクティブ・マトリックス方式のカラー液晶表示
装置の液晶表示部の一画素を示す要部平面図、第９Ｂ図
はその一部拡大図、第１０図は上記のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部を示す
等価回路図、第１１図は第９Ａ図に示す画素と異なるレ
イアウトの一画素を示す要部平面図、第１２図は第９Ａ
図、第１１図のそれぞれに記載される画素の等価回路図
、第１３図は直流相殺方式による走査信号線の駆動電圧
を示すタイムチャート、第１４図、第１５図はそれぞれ
第９Ａ図、第１１図に示したアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部を示す等価回路
図、第１６図はこの発明に係るアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図、第１７ａ図は第１６図のＢ−Ｂ切断線で
切った部分の断面図、第１７ｂ図は第１６図のＣ−Ｃ切
断線で切った部分の断面図、第１８図は第１６図に示し
た液晶表示装置の液晶表示部とシール部周辺部の断面２
図、第１９図は第１６図に示す画素とブラックマトリッ
クスパターンとを重ね合せた状態を示す平面図である。 ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 Ａｓ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ＰＳｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ（ＣＯＭ）・・・透明画素電極 ｇ、ｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量

Claims (1)

1. 【特許請求の範囲】 １、薄膜トランジスタと画素電極とを画素の一構成要素
   としアクティブ・マトリックス方式の液晶表示装置にお
   いて、走査信号線を構成する導電膜と保持容量素子の電
   極膜とを同一の不透明金属膜で形成し、上記走査信号線
   の映像信号線との交差部における上記不透明金属膜の幅
   を他の部分の幅より狭くしたことを特徴とする液晶表示
   装置。 ２、薄膜トランジスタと画素電極とを画素の一構成要素
   としアクティブ・マトリックス方式の液晶表示装置にお
   いて、走査信号線を構成する導電膜と保持容量素子の電
   極膜とを同一の不透明金属膜で形成し、上記保持容量素
   子の電極膜を上記走査信号線に沿って設け、上記画素電
   極の端部を上記走査信号線と直角に設けたことを特徴と
   する液晶表示装置。