JPH02234116A - フラットディスプレイ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置、プラズマディスプレイ装置等のフ
ラットディスプレイ装置を製゛造する方法に関するもの
である。 ［従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装置の
製造方法においては、特開昭６２−１８３５１８号公報
に示されるように、基板とフォトマスクとの位置合わせ
を行なう場合に、基板、フォトマスクの有効パターンの
周辺部にアライメントマークを設けている． 〔発明が解決しようとする課題〕 しかし、このような液晶表示装置の製造方法においては
、アライメントマークと有効パターンの端部との距離が
大きくなるから、有効パターンの端部におけるアライメ
ントずれ量が大きくなるので、製造歩留まりが低い． この発明は上述の課題を解決するためになされたもので
、アライメントずれ量が小さいフラットディスプレイ装
置の製造方法を提供することを目的とする． 〔課題を解決するための手段〕 上記目的を達成するため、この発明においては、フラッ
トディスプレイ装置を製造する方法において，基板に設
けられた実素子をアライメントマークとして利用する． また、上記目的を達成するため、この発明においては、
フラットディスプレイ装置を製造する方法において、フ
ォトマスクに設けられた実素子用パターンをアライメン
トマークとして利用する．さらに、上記目的を達成する
ため，この発明においては、フラットディスプレイ装置
を製造する方法において、基板、フォトマスクの少なく
とも一方の有効パターン内にアライメントマークを設け
る。 〔作用〕 このフラットディスプレイ装置の製造方法においては、
基板に設けられた実素子をアライメントマークとして利
用し、またフォトマスクに設けられた実素子用パターン
をアライメントマークとして利用し、さらに基板、フォ
トマスクの少なくとも一方の有効パターン内にアライメ
ントマークを設けるから、アライメントマークと有効パ
ターンの端部との距離が小さくなる。 〔実施例〕 この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し、第２図の■−■切断線で切った断面
を第３図で示す。また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
。 第２図〜第４図に示すように、液晶表示装置は，下部透
明ガラス基板ＳＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴＯを有す
る画素が構成されている。下部透明ガラス基板ＳＵＢＩ
はたとえば１．１［ｍｍ］程度の厚さで構成されている
。 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＧＬと，隣接する２本の映像信号線（
ドレイン信号線または垂直信号線）ＤＬとの交差領域内
（４本の信号線で囲まれた領域内）に配置されている。 走査信号線ＧＬは、第２図および第４図に示すように、
列方向に延在し、行方向に複数本配置されている．映像
信号線ＤＬは、行方向に延在し，列方向に複数本配置さ
れている． 各画素の薄膜トランジスタＴＰＴは、画素内において３
つく複数）に分割され，薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている．この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは、主にゲート電極Ｇ
Ｔ、絶縁膜ＧＩ．ｉ型（真性、ｉｎｔｒｉｎｓｉｃ、導
電型決定不純物がドープされていない）シリコン（Ｓｉ
）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤＩ
およびドレイン電極ＳＤ２で構成されている。なお，ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソース・ドレインは動作中入れ替わると理
解されたい。しかし以下の説明でも、便宜上一方をソー
ス、他方をドレインと固定して表現する。 前記ゲート電極ＧＴは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＯＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）。つまり、ゲート電極ＧＴは、映像信号線ＤＬと
実質的に平行に延在するように構成されている。ゲート
電極ＧＴは，薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている．
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲー
ト電極ＧＴは、一体に（共通ゲート電極として）構成さ
れており、同一の走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差をなるべく作らないように、
単層の第１導電瞑ｇ１で構成する。第１導電膜ｇ１は、
たとえばスパッタで形成されたクロム（Ｃｒ）膜を用い
、ｌＩＱＯ［人］程度の膜厚で形成する．このゲー１・
電極ＧＴは、第２図、第３図および第６図に示されてい
るように、ｉ型半導体層ＡＳを完全に覆うよう（下方か
らみて）それより太き目に形成される。したがって、下
部透明ガラス基板ＳＵＢＩの下方に蛍光灯等のバックラ
イトを取り付けた場合，この不透明のクロムからなるゲ
ート電極ＧＴが影となって、ｉ型半導体層ＡＳにはバッ
クライト光が当たらず、前述した光照射による導電現象
すなわち薄膜トランジスタＴＰＴのオフ特性劣化は起き
にくくなる。なお、ゲート電瓶ＧＴの本来の大きさは，
ソース・ドレイン電極ＳＤ１、ＳＤＺ間をまたがるに最
低限必要な（ゲート電極とソース・ドレイン電極の位置
合わせ余裕分も含めて）幅を持ち、チャンネルＩＩＩＩ
Ｗを決めるその奥行き長さはソース・ドレイン電極間の
距離（チャンネル長）Ｌとの比、すなわち相互コンダク
タンスｇｍを決定するファクタＷ／Ｌをいくつにするか
によって決められる６ この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる． ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に形成してもよく、この場合不透明導電材料と
してシリコンを含有させたアルミニウム（ＡＩ）、純ア
ルミニウム，パラジウム（Ｐｄ）を含有させたアルミニ
ウム、シリコン、チタン（Ｔ　ｉ　）を含有させたアル
ミニウム、シリコン、銅（Ｃｕ）を含有させたアルミニ
ウム等を選ぶことができる。 前記走査信号線ＯＬは、第１導電膜ｇ］−およびその上
部に設けられた第２導電膜ｇ２からなる複合膜で構成さ
れている。この走査信号ＭＯＬの第１導電膜ｇ１は、前
記ゲート電極ＧＴの第１導償膜ｇ１と同一製造工程で形
成され，かつ一体に構成されている。第２導電膜ｇ２は
たとえばスパッタで形成されたアルミニウム膜を用い、
９００〜４０００［人］程度の膜厚で形成する。第２導
１！膜ｇ２は、走査信号ＭＧＬの抵抗値を低減し、信号
伝達速度の高速化（画素の情報の書込特性）を図ること
ができるように構成されている。 また、走査信号線ＧＬは、第ＩＲ電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち，走査信号ＩＧＬは、その側壁の段差形状をゆる
やかにすることができるので、その上層の絶縁膜ＧＩの
表面を平担化できるように構成されている。 絶縁膜Ｇｌは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号線ＯＬの上層に形成
されている。絶ａ膜Ｇ工はたとえばプラズマＣＶＤで形
成された窒化シリコン膜を用い、３５００［人］程度の
膜厚で形成する。前述のように、絶縁膜ＧＩの表面は、
薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれの形成
領域および走査信号線Ｏ　Ｌの形成領域において平担化
されている。 ｉ型半導体，ＩＩ！ＡＳは、第６図（所定の製造工程に
おける要部平面図）で詳細に示すように、複数に分割さ
れた薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれの
チャネル形成領域として使用される。複数に分割された
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型
半導体層ＡＳは、画素内において一体に構成されている
。すなわち、画素の分割された複数の薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれは、］，つの（共通の）
ｊ，型半導体層ＡＳの島領域で構成されている。ｉ型半
導体ＭＡｓは、非品質シリコン膜または多結晶シリコン
膜で形成し、約２０００［人］程度の膜厚で形成する。 このｉ型半導体ＷＪＡｓは、供給ガスの成分を変えてＳ
ｉ，Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプ
ラズマＣＶＤ装置で，しかもその装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のＰをドーブしたＮ＋型半導体層ｄｏ（第３図）も同様
に連続して約３００［人］の厚さに形成される。しかる
のち、下部透明ガラス基板ＳＵＢＩはＣＶＤ装置から外
に取り出され、写真処理技術により，Ｎ＋型半導体層ｄ
Ｏおよびｉ型半導体層ＡＳは第２図、第３図および第６
図に示すように独立した島状にパターニングされる． このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層Ａｓを一
体に構成することにより、薄膜トランジスタＴＰＴ１〜
ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ型
半導体層ＡＳ　（実際には、第１導電膜ｇ１の膜厚、Ｎ
＋型半導体層ｄＯの膜厚およびｉ型半導体層ＡＳの膜厚
とを加算した膜厚に相当する段差）をドレイン電極ＳＤ
２側からｉ型半導体層ＡＳ側に向って１度乗り越えるだ
けなので、ドレイン電極ＳＤ２が断線する確率が低くな
り、点欠陥の発生する確率を低減することができる。つ
まり、この液晶表示装置では、ドレイン電極ＳＤ２がｉ
型半導体層ＡＳの段差を乗り越える際に画素内に発生す
る点欠陥が３分の１に低減できる． また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え，この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極ＳＤ
２）がｉ型半導体層Ａｓを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる．つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのｉ型半導体層Ａｓを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極ＳＤ２
）がｉ型半導体層ＡＳを１度だけしか乗り越えないため
である（実際には、乗り始めと乗り終わりの２度である
）。 前記ｉ型半導体層ＡＳは、第２図および第６図に詳細に
示すように、走査信号線ＧＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている．この延在させたｉ型半導体層ＡＳは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている． 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤＩとドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層ＡＳ上にそれぞれ離隔して設けられている．ソース
電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、回路の
バイアス極性が変ると、動作上、ソースとドレインとが
入れ替わるように構成されている．つまり、薄膜トラン
ジスタＴＰＴは、ＦＥＴと同様に双方向性である。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ１型半導体層ｄＯに接触する下層側から、第１導電膜
ｄ１，第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている．ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される．第
１導電膜ｄ１は、スパッタで形成したクロム膜を用い、
５００〜１０００［人］の膜厚（この液晶表示装置では
、６００［人］程度の膜厚》で形成する。クロム膜は，
膜厚を厚く形成するとストレスが大きくなるので，　２
０００［入］程度の膜厚を越えない範囲で形成する．ク
ロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である。 クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
Ｎ＋型半導体層ｄＯに拡散することを防止する、いわゆ
るバリア層を構成する．第１導電膜ｄ１としては、クロ
ム膜の他に，高融点金属（Ｍｏ．Ｔｉ，Ｔａ．Ｗ）膜、
高融点金属シリサイド（ＭｏＳｉ．、ＴｉＳｉ２、Ｔ　
ａ　Ｓ　ｉ　＠．　Ｗ　Ｓ　ｘ　ｚ）膜で形成してもよ
い。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクであるいは第１導電膜ｄ１をマスクと
してＮ＋型半導体層ｄｏが除去される．つまり、ｉ型半
導体層ＡＳ上に残っていたＮ◆型半導体層ｄｏは第１導
電膜ｄ１以外の部分がセルファラインで除去される。こ
のとき、Ｎ＋型半導体層ｄｏはその厚さ分は全て除去さ
れるようエッチされるのでｉ型半導体層ＡＳも若干その
表面部分でエッチされるが、その程度はエッチ時間で制
御すればよい。 しかる後，第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人コの膜厚（この液晶表示
装置では、３５００［人］程度の膜厚）に形成される。 アルミニウム膜は、クロム膜に比べてストレスが小さく
，厚い膜厚に形成することが可能で、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を
低減するように構成されている。第２導電膜ｄ２は、薄
膜１〜ランジスタＴＦＴの動作速度の高速化および映像
信号線ＤＬの信号伝達速度の高速化を図ることができる
ように構成されている。つまり、第２導＠Ｇｄ２は、画
素の書込特性を向上することができる。第２導電膜ｄ２
としては、アルミニウム膜の他に、シリコン、パラジウ
ム、チタン，銅等を添加物として含有させたアルミニウ
ム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパタ一二ング後、
第３導電膜ｄ３がスパッタで形成された透明導電ｖＡ（
ｌＴＯ：ネサｖＡ）ヲ用イ，３００〜２４００［人］の
膜厚（この液晶表示装置では、１２００［人］程度の膜
厚）で形成される．この第３導電膜ｄ３は、ソース電極
ＳＤＩ、ドレイン電極ＳＤ２および映像信号線ＤＬを構
成するとともに、透明画素電極ＩＴＯを構成するように
なっている．ソース電極ＳＤＩの第１導電膜ｄ１、ドレ
イン電極ＳＤ２の第１導電膜ｄ１のそれぞれは、上層の
第２導電ＷＡｄ２および第３導電膜ｄ３に比べてチャネ
ル形成領域側を大きいサイズで構成している。つまり、
第１導電膜ｄ１は，第１導電膜ｄ１と第２導電膜ｄ２お
よび第３導電膜ｄ３との間の製造工程におけるマスク合
せずれが生じても、第２導電膜ｄ２および第３導電膜ｄ
３に比べて大きいサイズ（第１導電膜ｄ１〜第３導電膜
ｄ３のそれぞれのチャネル形成領域側がオンザラインで
もよい）になるように構成されている。ソース電極ＳＤ
Ｉの第１導電膜ｄ１，ドレイン電極ＳＤ２の第１導電膜
ｄ１のそれぞれは、薄膜トランジスタＴＰＴのゲート長
Ｌを規定するように構成されている． このように、画素の複数に分割された薄膜トランジスタ
ＴＦＴＩ〜ＴＦＴ３において，ソース電極Ｓ　Ｄ　Ｉ．
、ドレイン電極ＳＤ２のそれぞれの第１．導電膜ｄ１の
チャネル形成領域側を第２導電膜ｄ２および第３導電１
１ｉｄ３に比べて大きいサイズで構成することにより、
ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれの第
１導電膜ｄ１間の寸法で、薄膜トランジスタＴＰＴのゲ
ート長Ｌを規定することができる。第１導電膜ｄｌｌＪ
ｊの離隔寸法（ゲート長し）は，加工精度（パターンニ
ング精度）で規定することができるので、薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲート長Ｌを均一
にすることができる。 ソース電極ＳＤＩは、前記のように、透明画素電極１’
ＴＯに接続されている。ソース電極ＳＤＩは、ｉ型半導
体ＲＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ“型半
導体ＮｄＯの膜厚およびｉ型半導体ＩＡｓの膜厚とを加
算した膜厚に相当する段差）に沿って構成されている。 具体的には，ソース電極ＳＤＩは，ｊ型半導体層Ａｓの
段差形状に沿って形成された第１導電膜ｄ１と、この第
１導電膜ｄ１の上部にそれに比べて透明画素電極■ＴＯ
と接続される側を小さいサイズで形成した第２導電膜ｄ
２と，この第２導電膜ｄ２から露出する第１導電膜ｄ１
に接続された第３導電膜ｄ３とで構成されている。ソー
ス電極ＳＤＩの第１導電膜ｄｉは、Ｎ＋．型半導体層ｄ
Ｏとの接着性が良好であり、かつ主に第２導ｔ膜ｄ２か
らの拡散物に対するバリア層として構成されている。ソ
ース電極ＳＤＩの第２導電膜ｄ２は、第１導電１１１ｃ
ｌ．１のクロム膜がストレスの増大から厚く形成できず
、ｉ型半導体層ＡＳの段差形状を乗り越えられないので
、このｉ型半導体層Ａｓを乗り越えるために構成されて
いる。つまり、第２導１ｔ膜ｄ２は、厚く形成すること
でステップ力バレッジを向上している。第２導電ｍｄ２
は、厚く形成できるので、ソース電極ＳＤＩの抵抗値（
ドレイン電極ＳＤ２や映像信号ＩＤＬについても同様）
の低減に大きく寄与している，第３導電膜ｄ３は、第２
導ｇｌ．膜ｄ２のｉ型半導体層ＡＳに起因する段差形状
を乗り越えることができないので、第２導電膜ｄ２のサ
イズを小さくすることで露出する第１導電膜ｄ１に接続
するように構成されている．第１導電膜ｄ１と第３導電
膜ｄ３とは，接着性が良好であるばかりか，両者間の接
続部の段差形状が小さいので、確実に接統することがで
きる． このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
１を、少なくともｉ型半導体層Ａｓに沿って形成された
バリア暦としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に形成され、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さいサイズの
第２導電１１！ｄ２とで構成し、この第２導電膜ｄ２か
ら露出する第１導電膜ｄ１に透明画素電極ＩＴＯである
第３導電膜ｄ３を接続することにより、薄膜トランジス
タＴＰＴと透明画素電極ＩＴＯとを確実に接続すること
ができるので，断線に起因する点欠陥を低減することが
できる．しかも、ソース電極ＳＤＩは、第１導電ｖＡｄ
ｉによるバリア効果で，抵抗値の小さい第２導電膜ｄ２
（アルミニウム膜）を用いることができるので、抵抗値
を低減することができる。 ドレイン電極ＳＤ２は、映像信号，ｉ！ＤＬと一体に構
成されており、同一製造工程で形成されている．ドレイ
ン電極ＳＤ２は、映像信号線ＤＬと交差する列方向に突
出したＬ字形状で構成されている．つまり、画素の複数
に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれのドレイン電極ＳＤ２は、同一の映像信号線ＤＬ
に接続されている。 前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する．透明画素電
極ＩＴ○は、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩＴＯ２および
ＩＴ○３に分割されている．透明画素電極ｉＴＯ１は、
薄膜トランジスタＴＦＴＩのソース電極ＳＤＩに接続さ
れている。透明画素電極ＩＴＯ２は、薄膜トランジスタ
ＴＰＴ２のソース電極ＳＤＩに接続されている．透明画
素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３のソース
電極ＳＤＩに接続されている．透明画素電極ＩＴＯＩ〜
ＩＴＯ３のそれぞれは，薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３のそれぞれと同様に、実質的に同一サイズで構成
されている，透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞ
れは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のｉ型半導体層Ａｓを一体に構成してある（分割された
それぞれの薄膜トランジスタＴＰＴを一個所に集中的に
配置してある）ので，Ｌ字形状で構成している． このように、隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴ１〜ＴＦＴ３に分割し，この複数に分割された薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに複数に分
割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを接
続することにより、画素の分割された一部分（たとえば
、薄膜トランジスタＴＦＴＩ）が点欠陥になるだけで、
画素の全体としては点欠陥でなくなる（薄膜トランジス
タＴＦＴ２およびＴＦＴ３が点欠陥でない）ので、画素
全体としての点欠陥を低減することができる． また、前記画素の分割された一部の点欠陥は，画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の３分の１の面積）ので、前記点欠陥を見にくくする
ことができる。 また，前記画素の分割された透明画素電極ＩＴ０１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により，画素内の点欠陥の面積を均一にすることができ
る． また，前記画素の分割された透明画素電極ＩＴ０１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素電極ＩＴ○とで構成されるそれぞれの液晶
容量（Ｃｐｉｘ）と、この透明画素電極ＩＴＯＩ〜ＩＴ
Ｏ３のそれぞれに付加される透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３とゲート電極ＧＴとの重ね合せで生じる重ね合せ
容量（　Ｃ　ｇｓ）とを均一にすることができる。つま
り、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは液晶
容量および重ね合せ容量を均一にすることができるので
、この重ね合せ容量に起因する液晶ＬＣの液晶分子に印
加されようとする直流成分を均一とすることができ、こ
の直流成分を相殺する方法を採用した場合，各画素の液
晶にかかる直流成分のばらつきを小さくすることができ
る。 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴｏ上に
は、保ｉ膜ＰＳＶｉが設けられている．保護膜ＰＳＶＩ
は、主に薄膜トランジスタＴＰＴを湿気等から保護する
ために形成されており、透明性が高くしかも耐湿性の良
いものを使用する．保護膜ＰＳＶＩは、たとえばプラズ
マＣＶＤで形成した酸化シリコン膜や窒化シリコン膜で
形成されており、ｓｏｏｏ〜１１０００［人］の膜厚（
この液晶表示装置では、ｇｏｏｏｃ人ゴ程度の膜厚）で
形成する．薄膜トランジスタ゛ｒＦＴ上の保護膜ＰＳＶ
Ｉの上部には、外部光がチャネル形成領域として使用さ
れるｉ型半導体層ＡＳに入射されないように、遮蔽膜Ｌ
Ｓが設けられている。第２図に示すように、遮蔽膜ＬＳ
は、点線で囲まれた領域内に構成されている。遮蔽膜Ｌ
Ｓは、光に対する遮蔽性が高い，たとえばアルミニウム
膜やクロム膜等で形成されており、スバッタで１０００
［入］程度の膜厚に形成する。 したがって、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の共
通半導体層Ａｓは上下にある遮光膜ＬＳおよび太き目の
ゲート電極ＧＴによってサンドインチにされ、外部の自
然光やバンクライト光が当たらなくなる．遮光膜ＬＳと
ゲート電極ＧＴは半導体層ＡＳより太き目でほぼそれと
相似形に形成され、両者の大きさはほぼ同じとされる（
図では境界線が判るようゲート電極ＧＴを遮光膜ＬＳよ
り小さ目に描いている）。 なお、バックライトを上部透明ガラス基板ＳＵＢｚ側に
取り付け．下部透明ガラス基板ＳＵＢＩをＩｔ察側（外
部露出側）とすることもでき，この場合は遮光ＷＡＬＳ
はバックライト光の、ゲート電極ＧＴは自然光の遮光体
として働く。 薄膜トランジスタＴＰＴは，ゲート電極ＧＴに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり，バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている．つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴ○に印加される電圧
を制御するように構成されている． 液晶ＬＣは、下部透明ガラス基板ＳＵＢＩと上部透明ガ
ラス基抜ＳＵＢ２との間に形成された空・間内に、液晶
分子の向きを設定する下部配向膜ＯＲＩＩおよび上部配
向膜Ｏ　Ｒ．　Ｉ　２に規定され、封入されている。 下部配向膜ＯＲＩＩは、下部透明ガラス基板ＳＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される．上部透明ガラス
基板ＳＵＢ２の内側（液晶側）の表面には、カラーフィ
ルタＦＩＬ、保１＠ｐｓｖ２、共通透明画素電極（ＣＯ
Ｍ）ＩＴＯおよび前記上部配向膜ＯＲＩ２が順次積層し
て設けられている． 前記共通透明画素電極ＩＴＯは、下部透明ガラス基板Ｓ
ＵＢＩ側に画素毎に設けられた透明画素電極ＩＴＯに対
向し、隣接する他の共通透明画素ｆｔ極ＴＴｏと一体に
構成されている。この共通透明画素電極ＩＴ○には、コ
モン電圧Ｖｃｏｍが印加されるように構成されている。 コモン電圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロ
ウレベルの駆動電圧Ｖｄｍｉｎとハイレベルの駆動電圧
Ｖ　ｄ　ｌ１ａｘとの中間電位である． カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている．
カラーフィルタＦＩＬは、画素に対向する位置に各画素
ごとに構成され、染め分けられている．すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号＃ＩＧＬと隣接する２本の映像信号１１ＤＬとの
交差領域内に構成されている．各画素は、カラーフィル
タＦＩＬの個々の所定色フィルタ内において、複数に分
割されている． カラーフィルタＦＩＬは、つぎのように形成することが
できる。まず，上部透明ガラス基板ＳＵＢ２の表面に染
色基材を形成し、フォトリソグラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する．この後、染色基
材を赤色染料で染め、固着処理を施し、赤色フィルタＲ
を形成する．次に、同様な工程を施すことによって、緑
色フィルタＧ、青色フィルタＢを順次形成する．このよ
うに，カラーフィルタＦＩＬの各色フィルタを各画素と
対向する交差領域内に形成することにより，カラーフィ
ルタＦＩＬの各色フィルタ間に、走査信号線ＧＬ、映像
信号線ＤＬのそれぞれが存在するので、それらの存在に
相当する分、各画素とカラーフィルタＦＩＬの各色フィ
ルタとの位置合せ余裕寸法を確保する（位置合せマージ
ンを大きくする）ことができる．さらに、カラーフィル
タＦＩＬの各色フィルタを形成する際に、異色フィルタ
間の位置合せ余裕寸法を確保することができる． すなわち、この液晶表示装置では、隣接する２本の走査
信号ｉ１１ＧＬと隣接する２本の映像信号線ＤＬとの交
差領域内に画素を構成し，この画素を複数に分割し、こ
の画素に対向する位置にカラーフィルタＦＩＬの各色フ
ィルタを形成することにより、前述の点欠陥を低減する
ことができるとともに，各画素と各色フィルタとの位置
合せ余裕寸法を確保することができる。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、たとえばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 この液晶表示装置は，下部透明ガラス基板ＳＵＢｌ側、
上部透明ガラス基板ＳＵＢ２側のそれぞれの層を別々に
形成し、その後下部透明ガラス基板ＳＵＢＩと上部透明
ガラス基板ＳＵＢ２とを重ね合せ、両者間に液晶ＬＣを
封入することによって組み立てられる。 前記液晶表示部の各画素は、第４図に示すように、走査
信号線ＧＬが延在する方向と同一列方向に複数配置され
、画素列Ｘ　，，　Ｘ，，　Ｘ，，　Ｘ４，　−・のそ
れぞれを構成している．各画素列Ｘ、，Ｘ２，Ｘ，，Ｘ
４，・・・のそれぞれの画素は、薄膜トランジスタＴＦ
ＴＩ〜ＴＦＴ３および透明画素電極ＩＴｏ１〜ＩＴＯ３
の配置位置を同一に構成している．つまり，画素列Ｘエ
，Ｘ３，・・・のそれぞれの画素は、薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の配置位置を左側、透明画素電極Ｉ
ＴＯＩ〜ＩＴＯ３の配置位置を右側に構成している．画
素列Ｘ，，　Ｘ，，・・・のそれぞれの行方向の次段の
画素列ｘ２，　Ｘ４，・・・のそれぞれの画素は、画素
列Ｘユ，Ｘ，．・・・のそれぞれの画素を前記映像信号
線ＤＬに対して線対称で配置した画素で構成されている
．すなわち、画素列Ｘ２，Ｘ４，・・・のそれぞれの画
素は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置
を右側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を
左側に構成している．そして、画素列Ｘ，，ｘ，，・・
・のそれぞれの画素は、画素列Ｘ１，ｘ，，・・・のそ
れぞれの画素に対し、列方向に半画素間隔移動させて（
ずらして）配置されている．つまり、画素列Ｘの各画素
間隔を１．０　（１．０ピッチ）とすると，次段の画素
列Ｘは，各画素間隔を１．０とし，前段の画素列Ｘに対
して列方向に０．５画素間隔（０．５ピッチ）ずれてい
る．各画素間を行方向に延在する映像信号線ＤＬは、各
画素列Ｘ間において，半画素間隔分（０．５ピッチ分）
列方向に延在するように構成されている． このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し、画素列Ｘの
次段の画素列Ｘを，前段の画素列Ｘの画素を映像信号線
ＤＬに対して線対称で配置した画素で構成し、次段の画
素列を前段の画素列に対して半画素間隔移動させて構成
することにより，第８図（画素とカラーフィルタとを重
ね合せた状態における要部平面図）で示すように，前段
の画素列Ｘの所定色フィルタが形成された画素（たとえ
ば、画素列Ｘ，の赤色フィルタＲが形成された画素）と
次段の画素列Ｘの同一色フィルタが形成された画素（た
とえば、画素列ｘ４の赤色フィルタＲが形成された画素
）とを１．５画素間隔（１．５ピッチ）離隔することが
できる。つまり、前段の画素列Ｘの画素は、最つども近
傍の次段の画素列の同一色フィルタが形成された画素と
常時１．５画素間隔分離隔するように構成されており、
カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構成
できるようになっている．カラーフィルタＦＩＬのＲＧ
Ｂの三角形配ｉ！！構造は、各色の混色を良くすること
ができるので、カラー画像の解像度を向上することがで
きる。 また、映像信号線ＤＬは，各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる．したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる． この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示すＸｉＧ，Ｘｉ＋ＩＧ，・・・は、緑色フィ
ルタＧが形成される画素に接続された映像信号線ＤＬで
ある。ＸｉＢ，Ｘｉ＋ＩＢ，・・・は、青色フィルタＢ
が形成される画素に接続された映像信？ＭＤＬである．
　Ｘ　ｉ　＋　Ｉ　Ｒ　，　Ｘ　ｉ　＋　２　Ｒ　，・
・・は，赤色フィルタＲが形成される画素に接続された
映像信号線ＤＬである．これらの映像信号線ＤＬは、映
像信号駆動回路で選択される。Ｙｉは前記第４図および
第８図に示す画素列Ｘ■を選択する走査信ｌ　１ｉＡ　
Ｇ　Ｌ　テｔｂ　ル。同様に、Ｙｉ＋１．，Ｙｉ＋２，
・・・のそれぞれは、画素列Ｘ，，Ｘ，，・・・のそれ
ぞれを選択する走査信号線Ｏ　Ｌである．これらの走査
信号線ＧＬは、垂直走査回路に接続されている．前記第
３図の中央部は一画素部分の断面を示しているが、左側
は下部透明ガラス基板ＳＵＢＩおよび上部透明ガラス基
板ＳＵＢ２の左側縁部分で外部引出配線の存在する部分
の断面を示している。 右側は，透明ガラス基板ＳＵＢＩおよびＳＵＢ２の右側
緑部分で外部引出配線の存在しない部分の断面を示して
いる． 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板ＳＵＢＩおよ
びＳＵＢ２の縁周囲全体に沿って形成されている。シー
ル材ＳＬは、たとえばエポキシ樹脂で形成されている。 前記上部透明ガラス基板ＳＵＢＺ側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板ＳＵＢＩ側に形成さ
れた外部引出配線に接続されている。この外部引出配線
は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ．　　
ドレイン電極ＳＤ２のそれぞれと同一製造工程で形成さ
れる。 前記配向膜ＯＲＩＩおよびＯＲＩ２、透明画素電極ＩＴ
Ｏ、共通透明画素電極ＩＴＯ、保護膜ＰＳＶＩおよびＰ
ＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの
内側に形成される．偏光板ＰＯＬは，下部透明ガラス基
板ＳＵＢ１、上部透明ガラス基板ＳＵＢ２のそれぞれの
外側の表面に形成されている。 第１０図はこの発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図、第１１図は第１
０図に示した液晶表示装置の液晶表示部の一画素を示す
平面図、第１２図は第１１図のＡ−Ａ切断線で切った部
分の断面図、第１３図は第１１図に示す画素を複数配置
した液晶表示部の要部平面図、第１４図〜第１６図は第
１１図に示す画素の所定の製造工程における要部平面図
、第１７図は第１３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図である． この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに、液晶にかかる直
流成分を小さくし、液晶表示部の点欠陥を低減しかつ黒
むらを低減することができる． この液晶表示装置は、第１７１図に示すように，液晶表
示部の各画素内のｉ型半導体層Ａｓを薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３毎に分割して構成されている。つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれは、独立したｌ型半導体／ＩＡＳ
の島領域で構成されている。 また、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
に接続される透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞ
れは，薄膜トランジスタＴＰＴ　１〜ＴＦＴ３と接続さ
れる辺と反対側の辺において，行方向の次段の走査信号
線ＯＬと重ね合わされている．この重ね合せは、透明画
素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを一方の電極とし
、次段の走査信号ｌＩＡＧＬを他方の電極とする保持容
量素子（静電容量素子）Ｃａｄｄを構成する．この保持
容量素子Ｃ　ａｄｄの誘電体膜は、薄膜トランジスタＴ
ＰＴのゲート絶縁膜として使用される絶総膜（３Ｉと同
一層で構成されている． ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層ＡＳより太き目に形成されるが、この
液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに形成されているため
，各薄膜トランジスタＴＰＴごとに太き目のパターンが
形成される．また、上部透明ガラス基板ＳＵＢ２の走査
信号線ＯＬ、映像信号線ＤＬ、薄膜トランジスタＴＦＴ
に対応する部分にブラックマトリックスパターンＢＭが
設けられているから，画素の輪郭が明瞭になるので、コ
ントラストが向上するとともに、外部の自然光が薄膜ト
ランジスタＴＰＴに当たるのを防止することができる． 第１１図に記載される画素の等価回路を第１８図（等価
回路図）に示す．第１８図において、前述と同様に、Ｃ
ｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴおよび
ソース電極ＳＤＩで形成される重ね合せ容量である．重
ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである．Ｃｐ
ｉｘは透明画素電極ＩＴＯ（ＰＩＸ）および共通透明画
素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量である
。液晶容量Ｃ　ｐｉｘの誘電体膜は液晶ＬＣ．保護膜ｐ
ｓｖ１および配向膜ＯＲＩＩ、○ＲＩ２である。Ｖｌｃ
は中点電位である。 前記保持容量素子Ｃ　ａｄｄは、薄膜トランジスタＴＰ
Ｔがスイッチングするとき、中点電位（画素電極電位）
ｖ１ｃに対するゲート電位変化ΔＶｇの影響を低減する
ように働く。この様子を式で表すと次式となる。 ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ）　）　ＸΔＶｇここで、ΔＶｌｃはΔＶｇに
よる中点電位の変化分を表わす．この変化分Δｖｌｃは
液晶に加わる直流成分の原因となるが、保持容量素子Ｃ
　ａｄｄの保持容量を大きくすればする程その値を小さ
くすることができる。また、保持容量素子Ｃ　ａｄｄは
放電時間を長くする作用もあり、薄膜トランジスタＴＰ
Ｔがオフした後の映像情報を長く蓄積する。液晶ＬＣに
印加される直流成分の低減は、液晶ＬＣの寿命を向上し
、液晶表示画面の切り替え時に前の画像が残るいわゆる
焼き付きを低減することができる． 上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤ１、ＳＤ２とのオーバラップ面積が増え，したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受け易くなるという逆効果が
生じる．しかし、保持容量素子Ｃａｄｄを設けることに
よりこのデメリットも解消することができる。 また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＧＬのうちの一方の走査信号線ＯＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
それぞれ（ＩＴＯＩ〜ＩＴＯ３）を接続し、この分割さ
れた透明画素電極ＩＴ０１〜ＩＴＯ３のそれぞれにこの
画素電極ＩＴＯを一方の電極とし前記２本の走査信号ｇ
ＧＬのうちの他方の走査信号線ＧＬを容量電極線として
用いて他方の電極とする保持容量素子Ｃ　ａｄｄを構成
することにより，前述のように、画素の分割された一部
分が点欠陥になるだけで，画素の全体としては点欠陥で
なくなるので，画素の点欠陥を低減することができると
ともに、前記保持容量素子Ｃ　ａｄｄで液晶ＬＣに加わ
る直流成分を低減することができるので、液晶ＬＣの寿
命を向上することができる．とくに、画素を分割するこ
とにより、薄膜トランジスタＴＰＴのゲート電極ＧＴと
ソース電極Ｓ　Ｄ　］．またはドレイン電極ＳＤ２との
短絡に起因する点欠陥を低減することができるとともに
、透明画素電極ＴＴＯＩ〜工Ｔ○３のそれぞれと保持容
量素子Ｃａｄｄの他方の電極（容量電極４ｆＩ）との短
絡に起因する点欠陥を低減することができる。後者側の
点欠陥はこの液晶表示装置の場合３分の１になる。この
結果、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さいので、前記点欠陥を見にくくす
ることができる． 前記保持容量素子Ｃ　ａｄｄの保持容量は，画素の書込
特性から、液晶容量Ｃ　ｐｉｘに対して４〜８倍（４　
・Ｃｐｉｘ＜Ｃａｄｄ＜　８　・Ｃｐｉｘ）　．重ね合
せ容量Ｃｇｓに対して８〜３２倍（　８　・Ｃ　ｇｓ＜
　Ｃ　ａｄｄ＜３２・Ｃｇｓ）程度の値に設定する。 また、前記走査信号ａＧＬを第１導電膜（クロム膜）ｇ
ｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた複
合膜で構成し，前記保持容量素子Ｃ　ａｄｄの他方の電
極つまり容量電極線の分岐された部分を前記虐合膜のう
ちの一層の第１導電膜ｇ１からなる単層膜で構成するこ
とにより、走査信号線ＧＬの抵抗値を低減し，ｌＦ込特
性を向上することができるとともに、保持容量素子Ｃ　
ａ　ｄ　ｄの他方の電極に基づく段差部に沿って確実レ
；保持容量素子Ｃ　ａｄｄの一方の電極（透明画素電極
ＩＴｏ）を絶縁膜ＧＩ上に接着させることができるので
、保持容量素子Ｃ　ａｄｄの一方の電極の断線を低減す
ることができる． また，保持容量素子Ｃ　ａｄｄの他方の電極を単層の第
１導電膜ｇ１で構成し，アルミニウム膜である第２導電
膜ｇ２を構成しないことにより，アルミニウム膜のヒロ
ックによる保持容量素子Ｃ　ａ　＋ｊ　ｄの他方の電極
と一方の電極との短絡を防止することができる． 前記保持容量素子Ｃ　ａｄｄを構成するために重ね合わ
される透明画素電極ＩＴＯＩへ・ＩＴ○３のそれぞれと
容量電極線の部分との間の一部には、前記ソース１！極
ＳＤＩと同様に、容量電極線の段差形状を乗り越える際
に透明画素電極ＩＴ○が断線しないように、第１導電膜
ｄ１および第２導電膜ｄ２で構成された島領域が設けら
れている．この島領域は、透明画素電極ＩＴＯの面積（
開口率）を低下しないように、できる限りかさく構成す
る。 このように、前記保持容量素子Ｃ　ａｄｄの一方の電極
とその誘電体膜として使用されるＭＡ縁膜Ｇ１との間に
、第１導電膜ｄ１とその上に形成された第１導電膜ｄ１
に比べて比抵抗値が小さくかつサイズが小さい第２導電
膜ｄ２とで形成された下地層を構成し、前記一方の電極
（第３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から
露出する第１導電膜ｄ１に接続することにより、保持容
量素子Ｃａｄｄの他方の電極に基づく段差部に沿って確
実に保持容量素子Ｃａ．ｄｄの一方の電極を接着させる
ことができるので、保持容量素子Ｃ　ａｄｄの一方の電
極の断線を低減することができる。 前記画素の透明画素電極ＩＴＯに保持容量素子Ｃ　ａｄ
ｄを設けた液晶表示装置の液晶表示部は、第２０図（液
晶表示部を示す等価回路図）に示すように構成されてい
る。液晶表示部は、画素、走査信号線ＧＬおよび映像信
号線ＤＬを含む単位基本パターンの繰返しで構成されて
いる。容量電極線として使用される最終段の走査信号線
ＯＬ（または初段の走査信号線ＯＬ）は、第２０図に示
すように、共通透明画素電極（Ｖｃｏｍ　）　Ｉ　Ｔｏ
に接続する．共通透明画素ｆ！極ＩＴＯは、前記第３図
に示すように、液晶表示装置の周縁部において銀ペース
ト材ＳＬによって外部引出配線に接続されている．しか
も，この外部引出配線の一部の導電ｊ行・（ｇｌおよび
ｇ２）は走査信号線ＧＬと同一製造工程で構成されてい
る。この結果、最終段の走査信号線ＯＬ（容量電極線）
は、共通透明画素電極ＩＴＯに簡単に接続することがで
きる．このように，容量電極線の最終段を前記画素の共
通透明画素電極（Ｖｃｏ＠）　Ｉ　Ｔｏに接続すること
により、最終段の容量電極線は外部引出配線の一部の導
ｍ層と一体に構成することができ、しかも共通透明画素
電極１１゛０は前記外部引出配線に接続されているので
、簡単な構成で最終段の容量電極線を共通透明画素電極
ＩＴＯに接続することができる． また、液晶表示装置は、先に本願出願人によって出願さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１９図（タイム
チャート）に示すように、走査信号線ＤＬの駆動電圧を
制御することによって、さらに液晶ＬＣに加わる直流成
分を低減することができる．第１９図において、Ｖｉは
任意の走査信号線ＯＬの駆動電圧、Ｖｉ＋１はその次段
の走査信号線ＧＬの駆動電圧である．Ｖｅｅは走査信号
線ＧＬに印加されるロウレベルの郊動電圧Ｖｄｍｉｎ　
，　Ｖｄ　ｄは走査信号＠　（３　Ｌ　ニ印加されるハ
イレベルの駆動電圧Ｖｄｍａｘである．各時刻ｔ＝ｊ，
〜ｔ４における中点電位Ｖｌｃ（第１８図参照）の電圧
変化分ΔＶユ〜Δｖ４は、画素の合計の容量（Ｃｇｓ＋
　Ｃｐｉｘ＋　Ｃａｄｄ）をＣとすると、次式のように
なる． ΔＶｚ＝　＝（Ｃｇｓ／Ｃ）・Ｖ２ Δｖｓ＝＋（Ｃｇｓ／Ｃ）・（ｖ１＋ｖ２）−　（Ｃ　
ａｄｄ／　Ｃ　）・Ｖ　２ ΔＶ３＝−（Ｃｇｓ／Ｃ）・ｖ１ ＋（Ｃａｄｄ／Ｃ）｛Ｖ　１　＋Ｖ２）Δｖ，＝一（Ｃ
ａｄｄ／Ｃ）・ｖ１ ここで，走査信号線ＧＬに印加される馳動電圧が充分で
あれば（下記［注】参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。 ΔＶ，＋ΔＶ４＝　（Ｃａｄｄ−Ｖ　２　−　Ｃｇｓ−
Ｖ　１　）／　Ｃこのため、Ｃａｄｄ−ｖ２＝Ｃｇｓ−
ｖ１とすると、液晶ＬＣに加わる直流電圧は０になる．

〔発明の効果〕

以上説明したように、この発明に係るフラットディスプ
レイ装置の製造方法においては、基板に設けられた実素
子をアライメントマークとして利用し、またフォトマス
クに設けられた実素子用パターンをアライメントマーク
として利用し、さらに基板，フォトマスクの少なくとも
一方の有効パターン内にアライメントマークを設けるか
ら、アライメントマークと有効パターンの端部との距離
が小さくなるので，有効パターンの端部におけるアライ
メントずれ量が小さくなるため、製造歩留まりが高い。 このように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法の説明図、第２図はこ
の発明を適用すべきアクデイブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部の一画素を示す要部平面
図、第３図は第２図の■一■切断線で切った部分とシー
ル部周辺部の断面図、第４図は第２図に示す画素を複数
配置した液晶表示部の要部平面図，第５図〜第７図は第
２図に示す画素の所定の製造工程における要部平面図、
第８図は第４図に示す画素とカラーフィルタとを重ね合
せた状態における要部平面図、第９図は上記のアクティ
ブ・マトリックス方式のカラー液晶表示装置の液晶表示
部を示す等価回路図、第１０図はこの発明を適用すべき
他のアクティブ・マトリックス方式のカラー液晶表示装
置の液晶表示部の画素の要部およびシール部周辺部の断
面図、第１１図は第１０図に示した液晶表示装置の液晶
表示部の一画素を示す平面図，第１２図は第１１図のＡ
−Ａ切断線で切った部分の断面図、第１３図は第１１図
に示す画素を複数配置した液晶表示部の要部平面図、第
１４図〜第１６図は第１１図に示す画素の所定の製造工
程における要部平面図、第１７図は第１３図に示す画素
とカラーフィルタとを重ね合せた状態における要部平面
図、第１８図は第１１図に記載される画素の等価回路図
、第１９図は直流相殺方式による走査信号線の酩動電圧
を示すタイムチャート，第２０図、第２１図はそれぞれ
第１３図に示したアクティブ・マトリックス方式のカラ
ー液晶表示装置の液晶表示部を示．す等価回路図、第２
２図、第２３図はそれぞれこの発明に係る他の液晶表示
装置の製造方法の説明図である。 ＳｔＪＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ　（ＣＯＭ）・・・透明画素電極ｇ．ｄ・・・導
電膜 Ｃ　ａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量 ＢＭ・・・ブラックマトリックスパタアンＡＭ・・・ア
ライメン［・マーク ＡＳＰ・・・ｉ型半導体層パターン ＤＬＰ・・・映像信号線パターン ＳＤＩＰ・・・ソース電極パターン Ａ＋ Ａ２ Ｃ Ｃ２ Ｂ ＧＬ−−−−・走査イ盲号肩κ　　　　　　ＡＭ−−−
−アライメントマ−７ＡＳＰ−−−・ｉ型牛導イ参肴ハ
゜２一冫乙ク 第１３図 第１６図 −１１２一 第１８図 しＣ

Claims (1)

1. 【特許請求の範囲】 １、フラットディスプレイ装置を製造する方法において
   、基板に設けられた実素子をアライメントマークとして
   利用することを特徴とするフラットディスプレイ装置の
   製造方法。 ２、フラットディスプレイ装置を製造する方法において
   、フォトマスクに設けられた実素子用パターンをアライ
   メントマークとして利用することを特徴とするフラット
   ディスプレイ装置の製造方法。 ３、フラットディスプレイ装置を製造する方法において
   、基板、フォトマスクの少なくとも一方の有効パターン
   内にアライメントマークを設けることを特徴とするフラ
   ットディスプレイ装置の製造方法。