JPH0359540A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野１ この発明は液晶表示装置、特に薄膜トランジスタ等を使
用したアクティブ・マトリクス方式の液晶表示装置の製
造方法に関する。 【従来の技術】 アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素１！極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。 各画素における液晶は理論的には常時開動（デユーティ
比１．０）されているので、時分割駆動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はコントラストが良く特にカラーでは欠かせない技
術となりつつある。スイッチング素子として代表的なも
のとしては薄膜トランジスタ（ＴＰＴ）がある。 従来のアクティブ・マトリクス方式の液晶表示装置の製
造方法においては、特開昭６３−５３７９号公報に示さ
れるように、ソース電極、ドレイン電極と画素電極とを
独立してパターン形成している。

【発明が解決しようとする課題Ｊ しかし、このような液晶表示装置の製造方法においては
、レジストにパターンを形成する回数が多くなるので、
歩留、スループットの上で問題であり、また製造コスト
が高くなるという問題や。 ソース電極表面の酸化やソース電極を被覆する工Ｔ○画
素電極の被覆不良によってソース電極と画素電極との接
続不良となり、液晶パネルを点灯した際に、接続不良箇
所が暗く見え、表示品質を損なうという問題や、映像信
号線第１層目の金属膜表面が酸化することで２層目の金
属膜との接触抵抗が大きくなり、液晶パネルを点灯させ
た際に、映像信号線に沿って線状に暗く見えるという問
題や、保護膜に注入された電子が抜は切らないためにお
こる残留直流電圧成分によって初期の画像がしばらくの
間消えないという焼きつけ不良の問題があった。 この発明は上述の課題を解決するためになされたもので
、歩留、スループットが向上するとともに、表示品質が
良好で、製造コストが安価となる液晶表示装置の製造方
法を提供することを目的とする。 【課題を解決するための手段】 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリクス方式の液晶表示装置を製造する方法
において、上記画素電極を構成すべき透明導電膜を設け
、上記透明導電膜上に金属膜を設け、上記金属膜上にレ
ジストを塗布し、上記レジストに上記画素電極、映像信
号線、ソース電極およびドレイン電極のパターンを形威
し。 上記金属膜を選択的にエツチングし、上記透明導電膜を
選択的にエツチングし、上記レジストを除去し、保護膜
を構成する絶縁膜を設け、上記画素電極部の上記絶縁膜
を除去したのち、上記画素電極部の上記金属膜を除去す
る。

【作用１ この液晶表示装置の製造方法においては、１度レジスト
にパターンを形成するだけで、画素電極、映像信号線、
ソース電極およびドレイン電極を形成することができる
から、レジストにパターンを形成する回数を少なくする
ことができる。透明画素電極膜（ＩＴ○や５ｎＯ２）上
に映像信号線を形成する多層金属膜（Ｃｒ、Ａ１等）を
成膜するので、接触抵抗が低減し、酸化膜や被覆不良に
よる電気的な接続不良がなくなる。画素電極上には電子
をトラップする保護膜がないから、アンバランスな残留
直流成分が発生しないので、液晶パネルを点灯させた際
焼きつけ不良になることもない。 【実施例】 以下、この発明を適用すべきアクティブ・マトリクス方
式のカラー液晶表示装置を説明する。 なお、液晶表示装置を説明するための全回において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 第２Ａ図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第２Ｂ図は第２Ａ図のＩＩＢ−ＩＩＢ切断線にお
ける断面と表示パネルのシール部付近の断面を示す図、
第２Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線における断面図
である。また、第３図（要部平面図）には第２Ａ図に示
す画素を複数配置したときの平面図を示す。 （画素配置） 第２Ａ図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号Ｉ
ＤＬとの交差領域内（４本の信号線で囲まれた領域内）
に配置されている。 各画素は薄膜トランジスタＴＰＴ、透明画素電極ＩＴＯ
Ｉおよび保持容量素子Ｃａｄｄを含む。走査信号線ＧＬ
は列方向に延在し、行方向に複数本配置されている。映
像信号線ＤＬは行方向に延在し、列方向に複数本配置さ
れている。 （表示部断面全体構造） 第２Ｂ図に示すように、液晶ＬＣを基準に下部透明ガラ
ス基板５ＵＢＩ側には薄膜トランジスタＴＰＴおよび透
明画素電極ＩＴＯ１が形成され、上部透明ガラス基板５
ＵＢＺ側にはカラーフィルタＦＩＬ、遮光用ブラックマ
トリクスパターンを形成する遮光膜ＢＭが形成されてい
る。下部透明ガラス基板５ＵＢＩはたとえば１．１［ｍ
ｍｌ程度の厚さで構成されている。 第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ、５ＵＢ２の左側縁部分
で外部引出配線の存在する部分の断面を示しており、右
側は透明ガラス基板５ＵＢ１．５ＵＢ２の右側縁部分で
外部引出配線の存在しない部分の断面を示している。 第２Ｂ図の左側、右側のそれぞれに示すシール材ＳＬは
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩ、５
ＵＢ２の総周囲全体に沿って形成されている。シール材
ＳＬはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板５ＵＢＺ側の共通透明画素電極ＩＴ
○２は、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって下部透明ガラス基板５ＵＢＩ側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電極ＧＴ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２
のそれぞれと同一製造工程で形成される。 配向膜○ＲＩＩ、０ＲＩ２、透明画素電極ＩＴＯｌ、共
通透明画素電極ＩＴ○２、保護膜ｐｓｖ１、ＰＳＶ２、
絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬＩ。 ＰＯＬ２はそれぞれ下部透明ガラス基板５ＵＢＩ、上部
透明ガラス基板５ＵＢ２の外側の表面に形成されている
。 液晶ＬＣは液晶分子の向きを設定する下部配向膜０ＲＩ
Ｉと上部配向膜○ＲＩ２との間に封入され、シール部Ｓ
Ｌよってシールされている。 下部配向膜０ＲＩＩは下部透明ガラス基板５ＵＢｌ側の
保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶ＬＣ側）の表
面には、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜Ｐ
ＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯＭ）および上
部配向膜０ＲＩ２が順次積層して設けられている。 この液晶表示装置は下部透明ガラス基板５ＵＢｌ側、上
部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に形
成し、その後上下透明ガラス基板５ＵＢＩ、５ＵＢ２を
重ね合わせ、両者間に液晶ＬＣを封入することによって
組み立てられる。 （薄膜トランジスタＴＰＴ＞ 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは実質的に同一サイズ（チャンネル長と幅が同じ
）で構成されている。この分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれは、主にゲート電極ＧＴ
。 ゲート絶縁膜ＧＩ、ｉ型（真性、１ｎｔｒｉｎｓｉｃ、
導電型決定不純物がドープされていない）非晶質シリコ
ン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソース電
極ＳＤＩおよびドレイン電極ＳＤ２で構成されている。 なお、ソース・ドレインは本来その間のバイアス極性に
よって決まり、この液晶表示装置の回路ではその極性は
動作中反転するので、ソース・ドレインは動作中入れ替
わると理解されたい。しかし、以下の説明でも１便宜上
一方をソース、他方をドレインと固定して表現する。 （ゲート電極ＧＴ） ゲート電極ＧＴは第４図（第２Ａ図の第Ｉ導電膜ｇｌ、
第２導電膜ｇ２およびｉ型半導体層ＡＳのみを描いた平
面図）に詳細に示すように、走査信号線ＧＬから垂直方
向（第２Ａ図および第４図において上方向）に突出する
形状で構成されている（丁字形状に分岐されている）。 ゲートｆｉｉＧＴは薄膜トランジスタＴＦＴＩ−ＴＦＴ
３のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれ
のゲート電極ＧＴは、一体に（共通ゲート電極として）
構成されており、走査信号線ＧＬに連続して形成されて
いる。ゲート電［ｘＧＴは、薄膜トランジスタＴＰＴの
形成領域において大きい段差を作らないように、単層の
第１導電膜ｇ１で構威する。第王導電膜ｇ１はたとえば
スパッタで形成されたクロム（Ｃｒ）膜を用い、１００
０［人］程度の膜厚で形成する。 このゲート電極ＧＴは第２Ａ図、第２Ｂ図および第４図
に示されているように、ｉ型半導体層ＡＳを完全に覆う
よう（下方からみて）それより太き目に形成される。し
たがって、下部透明ガラス基板５ＵＢ１の下方に蛍光灯
等のバックライトＢＬを取り付けた場合、この不透明な
りロムからなるゲート電極ＧＴが影となって、ｉ型半導
体層ＡＳにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜トランジスタＴＰＴのオフ特性劣
化は起きにくくなる。なお、ゲート電極ＧＴの本来の大
きさは、ソース電極ＳＤＩとドレイン電極ＳＤ２との間
をまたがるに最低限必要な（ゲート電極ＧＴとソース電
極ＳＤＩ、ドレイン電極ＳＤ２との位置合わせ余裕分も
含めて）＠を持ち、チャンネル幅Ｗを決めるその奥行き
長さはソース電極ＳＤＩとドレイン電極ＳＤ２との間の
距離（チャンネル長）Ｌとの比、すなわち相互コンダク
タンスｇＩＩ＋を決定するファクタＷ／Ｌをいくつにす
るかによって決められる。 この液晶表示装置におけるゲート電極ＧＴの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極ＧＴのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極ＧＴおよび走査信号線ＧＬ
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム（Ａｌ
）、純アルミニウム、パラジウム（Ｐｄ）を含有させた
アルミニウム等を選ぶことができる。 （走査信号線ＯＬ＞ 走査信号線ＧＬは第１導電膜ｇ１およびその上部に設け
られた第２導電膜ｇ２からなる複合膜で構成されている
。この走査信号線ＧＬの第Ｉ導電膜ｇ１はゲート電極Ｇ
Ｔの第１導電膜ｇ１と同一製造工程で形成され、かつ一
体に構成されている。 第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム膜を用い、１０００〜５５００［λ］程度の膜厚
で形成する。第２導電膜ｇ２は走査信号、ＷＧＬの抵抗
値を低減し、信号伝達速度の高速化（画素の情報の書込
特性向上）を図ることができるように構成されている。 また、走査信号線ＧＬは第１導電膜ｇ１の幅寸法に比べ
て第２導電膜ｇ２の幅寸法を小さく構成している。すな
わち、走査信号線ＧＬはその側壁の段差形状がゆるやか
になっている。 （絶縁膜ＧＩ） 絶縁膜ＧＩは薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそ
れぞれのゲート絶縁膜として使用される。 絶縁膜ＧＩはゲート電極ＧＴおよび走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩはたとえばプラズマＣ
ＶＤで形成された窒化シリコン膜を用い、　３０００［
人コ程度の膜厚で形成する。 （ｉ型半導体層Ａｓ＞ ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴＩ−ＴＦＴ３のそれぞれ
のチャネル形成領域として使用される。ｉ型半導体ＩＡ
ｓは非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［入］程度の膜厚で形成する。 このｉ型半導体ＪＩＡＳは、供給ガスの成分を変えてＳ
　ｉ、Ｎ、からなるゲート絶縁膜として使用される絶縁
膜ＧＩの形成に連続して、同じプラズマＣＶＤ装置で、
しかもそのプラズマＣＶＤ装置から外部に露出すること
なく形成される。また、オーミックコンタクト用のＰを
ドープしたＮ＋型半導体層ｄｏ（第２Ｂ図）も同様に連
続して約４００［人］の厚さに形成される。しかる後、
下部透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取り
出され、写真処理技術によりＮ＋型半導体ＭｄＯおよび
ｉ型半導体層Ａｓは第２Ａ図、第２Ｂ図および第４図に
示すように独立した島状にパターニングされる。 ｉ型半導体層ＡＳは、第２Ａ図および第４図に詳細に示
すように、走査信号線ＧＬと映像信号線Ｄ　Ｌとの交差
部（クロスオーバ部）の両者間にも設けられている。こ
の交差部のｉ型半導体Ｈ！ｊＡｓは交差部における走査
信号線ＧＬと映像信号線ＤＬとの短絡を低減するように
構成されている。 （ソース電極ＳＤＩ、ドレイン電極５Ｄ２）＞複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのソース電極ＳＤＩとドレイン電極ＳＤ２とは、第２
Ａ図、第２Ｂ図および第５図（第２Ａ図の第工〜第３導
電膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すよう
に、ｉ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２の第１導電膜ｄ１、第２導電膜ｄ２および第
３導電膜ｄ３と同一製造工程で形成される。 第１導電膜ｄ１はスパッタで形成したクロム膜を用い、
５００〜１０００［Ａ］の膜厚（この液晶表示装置では
、６００［Ａ］程度の膜厚）で形成する。クロム膜は膜
厚を厚く形成するとストレスが太きくなるので、２００
０［人コ程度の膜厚を越えない範囲で形成する。クロム
膜はＮ＋型半導体層ｄｏとの接触が良好である。クロム
膜は後述する第２導電膜ｄ２のアルミニウムがＮ＋型半
導体層ｄＯに拡散することを防止するいわゆるバリア層
を構成する。 第１導電膜ｄ１としては、クロム膜の他に高融点金属（
Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（Ｍ
ｏＳｉ２．Ｔｉ５ｉｚ、ＴａＳｉ２、ＷＳｉ、）膜で形
成してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜ｄ１を
マスクとして、Ｎ＋型半導体層ｄＯが除去される。つま
り、ｉ型半導体ＩＡｓ上に残っていたＮ＋型半導体層ｄ
ｏは第１導電膜ｄ１以外の部分がセルファラインで除去
される。このとき、Ｎ＋型半導体層ｄｏはその厚さ分は
全て除去されるようエッチされるので、ｉ型半導体層Ａ
Ｓも若干その表面部分でエッチされるが、その程度はエ
ッチ時間で制御すればよい。 バッタリングで３０００〜５５００［Ａ　］の膜厚（こ
の液晶表示装置では、３５００［Ａ　］程度の膜厚）に
形成される。アルミニウム膜はクロム膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減するように構成されている。第２導電膜
ｄ２としてはアルミニウム膜の他にシリコンや銅（Ｃｕ
）を添加物として含有させたアルミニウム膜で形成して
もよい。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３が形成される。この第３導電膜ｄ３はス
パッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−
Ｔｉｎ−Ｏｘｉｄｅ　　Ｉ　Ｔ○ニネサ膜）からなり、
１０００〜２０００［人］の膜厚（この液晶表示装置で
は、１２００［λ〕程度の膜厚）で形成される。この第
３導電膜ｄ３はソース電極ＳＤＩ、ドレイン電極ＳＤ２
および映像信号線ＤＬを構成するとともに、透明画素電
極ＩＴＯＩを構成するようになっている。 電極ＳＤ２の第１導電膜ｄ１のそれぞれは、上層の第２
導電膜ｄ２および第３導電膜ｄ３に比べて内側に（チャ
ンネル領域内に）大きく入り込んでいる。つまり、これ
らの部分における第１導電膜ｄ１は第２導電膜ｄ２、第
３導電膜ｄ３とは無関係に薄膜トランジスタＴＰＴのゲ
ート長りを規定できるように構成されている。 ソース電極ＳＤＩは透明画素電極ＩＴ○１に接続されて
いる。ソース電極ＳＤ１は、ｉ型半導体層ＡＳの段差形
状（第１導電膜ｇｌの膜厚、Ｎ＋型半導体ＭｄＯの膜厚
およびｉ型半導体層ＡＳの膜厚を加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄ１と、この第１導電膜ｄ１の上部
にそれに比べて透明画素電極ＩＴ○１と接続される側を
小さいサイズで形成した第２導電膜ｄ２と、この第２導
電膜ｄ２から露出する第１導電膜ｄ１に接続された第３
導電膜ｄ３とで構成されている。 ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄｌの
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に大きく
寄与している。第３導電膜ｄ３は第２導電膜ｄ２のｉ型
半導体層ＡＳに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくすること
で、露出する第１導電膜ｄ工に接続するように構成され
ている。第１導電膜ｄｉと第３導電膜ｄ３とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極ＳＤＩと透明画素電極ＩＴＯＩとを
確実に接続することができる。 （透明画素電極Ｉ　Ｔｏ　１＞ 透明画素電極ＩＴＯＩは各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。 透明画素電極ＩＴＯＩは画素の複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３
つの分割透明画素電極Ｅ１、Ｅ２、Ｅ３に分割されてい
る。分割透明画素電極Ｅｌ〜Ｅ３は各々薄膜トランジス
タＴＰＴのソース電極ＳＤ１に接続されている。 分割透明画素電極Ｅ１〜Ｅ３のそれぞれは実質的に同一
面積となるようにパターニングされている。 このように、■画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＦＴＩ−ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれに分割透明画素電極Ｅ１〜Ｅ３のそれぞれを接
続することにより、分割された一部分（たとえば、薄膜
トランジスタＴＦＴＩ）が点欠陥になっても、画素全体
でみれば点欠陥でなくなる（薄膜トランジスタＴＰＴ２
および薄膜トランジスタＴＦＴ３が欠陥でない）ので、
点欠陥の確率を低減することができ、また欠陥を見にく
くすることができる。 また、分割透明画素電極Ｅ１〜Ｅ３のそれぞれを実質的
に同一面積で構成することにより、分割透明画素電極Ｅ
１〜Ｅ３のそれぞれと共通透明画素電極ＩＴＯ２とで構
成されるそれぞれの液晶容量Ｃｐｉｘを均一にすること
ができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴおよび透明画素電極工Ｔ○１上
には保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは主に薄膜トランジスタＴＰＴ”を湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。保護膜ＰＳＶＩはた
とえばプラズマＣＶＤ装置で形成した酸化シリコン膜や
窒化シリコン膜で形成されており、８０００［λ］程度
の膜厚で形成する。 （遮光膜ＢＭ＞ 上部透明ガラス基板５ＵＢＺ側には、外部光（第２Ｂ図
では上方からの光）がチャネル形成領域として使用され
るｉ型半導体層ＡＳに入射されないように、遮蔽膜ＢＭ
が設けられ、遮蔽膜ＢＭは第６図のハツチングに示すよ
うなパターンとされている。なお、第６図は第２Ａ図に
おけるＩＴＯ膜からなる第３導電膜ｄ３、カラーフィル
タＦＩＬおよび遮光膜ＢＭのみを描いた平面図である。 遮光膜ＢＭは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで１３００［人］程度
の膜厚に形成される。 したがって、薄膜トランジスタＴＦＴＩ〜ＴＦＴ３のｉ
型半導体層ＡＳは上下にある遮光膜ＢＭおよび太き目の
ゲート電極ＧＴによってサンドイッチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜ＢＭは第６図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜ＢＭは格子状に形成さ
れ（ブラックマトリクス）、この格子で１画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜ＢＭによってはっきりとし、コントラストが向上
する。つまり、遮光膜ＢＭはｉ型半導体層Ａｓに対する
遮光とブラックマトリクスとなお、バックライトを上部
透明ガラス基板５ＵＢ２側に取り付け、下部透明ガラス
基板５ＵＢＩを観察側（外部露出側）とすることもでき
る。 （共通透明画素電極Ｉ　Ｔｏ　２＞ 共通透明画素電極ＩＴ○２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画素電極ＩＴＯＩに対
向し、液晶ＬＣの光学的な状態は各画素電極ＩＴ○１と
共通透明画素電極ＩＴＯ２との間の電位差（電界）に応
答して変化する。この共通透明画素電極ＩＴＯ２にはコ
モン電圧Ｖ　ｃｏｗが印加されるように構成されている
。コモン電圧Ｖｃｏｍは映像信号線ＤＬに印加されるロ
ウレベルの能動電圧Ｖ　ｄ　ｍｉｎとハイレベルの駆動
電圧Ｖ　ｄ　ｍａｘとの中間電位である。 （カラーフィルタＦ　Ｉ　Ｌ＞ カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタＦＩＬは画素に対向する位置に各画素毎に
ドツト状に形成され（第７３導電膜層ｄ３とカラーフィ
ルタＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各カラー
フィルターＦＩＬはそれぞれ、４５°、１３５°、クロ
スのハツチを施しである）。カラーフィルタＦＩＬは第
６図に示すように透明画素電極ＩＴ○１（Ｅ１〜Ｅ３）
の全てを覆うように太き目に形成され、遮光膜ＢＭはカ
ラーフィルタＦＩＬおよび透明画素電極工Ｔ○１のエツ
ジ部分と重なるよう透明画素電極工Ｔ○１の周縁部より
内側に形成されている。 カラーフィルタＦＩＬは次のように形成することができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を形成し、フカｌ−リングラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。つぎに、同様な工程を施すことによって、緑
色フィルタＧ、青色フィルタＢを順次形成する。 （保護膜ＰＳＶ２＞ 保護膜ＰＳＶ２はカラーフィルタＦＩＬを異な防止する
ために設けられている。保護膜ＰＳＶ２はたとえばアク
リル樹脂、エポキシ樹脂等の透明樹脂材料で形成されて
いる。 （画素配列） 液晶表示部の各画素は、第３図および第７図に示すよう
に、走査信号線ＧＬが延在する方向と同一列方向に複数
配置され、画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・・のそ
れぞれを構成している。各画素列Ｘｉ、Ｘ２．Ｘ３．Ｘ
４．・・・のそれぞれの画素は、薄膜トランジスタＴＦ
ＴＩ〜ＴＦＴ３および分割透明画素電極Ｅｌ−Ｅ３の配
置位置を同一に構成している。つまり、奇数画素列Ｘｉ
、Ｘ３゜・・・のそれぞれの画素は、薄膜トランジスタ
ＴＦＴ１−ＴＦＴ３の配置位置を左側、分割透明画素電
極Ｅｌ−Ｅ３の配置位置を右側に構成している。 奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの行方向の隣
りの偶数画素列Ｘ２．Ｘ４．・・・のそれぞれの画素は
、奇数画素列ＸＩ、Ｘ３．・・・のそれぞれの画素を映
像信号線ＤＬの延在方向を基準にして線対わち、画素列
Ｘ２．Ｘ４．・・・のそれぞれの画素は、薄膜トランジ
スタＴＰＴ１〜ＴＦＴ３の配置位置を右側、透明画素電
極Ｅ１〜Ｅ３の配置位置を左側に構成している。そして
、画素列Ｘ２．Ｘ４゜・・・のそれぞれの画素は、画素
列ＸＩ、Ｘ３．・・・のそれぞれの画素に対し、列方向
に半画素間隔移動させて（ずらして）配置されている。 つまり、画素列Ｘの各画素間隔を１．０　（１，０ピツ
チ）とすると、次段の画素列又は、各画素間隔を１．０
とし、前段の画素列Ｘに対して列方向に０．５画素間隔
（０，５ピツチ）ずれている。各画素間を行方向に延在
する映像信号線ＤＬは、各画素列Ｘ間において、半画素
間隔分（０，５ピツチ分）列方向に延在するように構成
されている。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（たとえば、画素列Ｘ３の
赤色フィルタＲが形成された画素）と次段の画素列Ｘの
同一色フィルタが形成された画素（たとえば１画素列Ｘ
４の赤色フィルタＲが鷺繁された画素）とが１．５画素
間隔（１，５ピツチ）離隔され、またＲＧＢのカラーフ
ィルタＦＩＬは三角形配置となる。カラーフィルタＦＩ
ＬのＲＧＢの三角形配置構造は、各色の混色を良くする
ことができるので、カラー画像の解像度を向上すること
ができる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、また映像信号線ＤＬの迂回をなくし、多層配線構造
を廃止することができる。 （表示装置全体等価回路） この液晶表示装置の等価回路を第８図に示す。 ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィルタＧが形成
される画素に接続された映像信号線ＤＬである。 ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線Ｄ　Ｌである。 Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・は、赤色フィルタＲあ
る。これらの映像信号線ＤＬは、映像信号腿動回路で選
択される。Ｙｉは第３図および第７図に示す画素列Ｘｉ
を選択する走査信号ＩＧＬである。 同様に、Ｙｉ＋１．Ｙｉ＋２．・・・のそれぞれは、画
素列Ｘ２．Ｘ３．・・・のそれぞれを選択する走査信号
線ＯＬである。これらの走査信号線ＧＬは垂直走査回路
に接続されている。 （保持容量素子Ｃａｄｄの構造） 分割透明画素電極Ｅ１〜Ｅ３のそれぞれは、薄膜トラン
ジスタＴＰＴと接続される端部と反対側の端部において
、隣りの走査信号線ＯＬと重なるよう、Ｌ字状に屈折し
て形成されている。この重ね合わせは、第２Ｃ図からも
明らかなように、分割透明画素電極Ｅ１〜Ｅ３のそれぞ
れを一方の電極ＰＬ２とし、隣りの走査信号ＭｃＧＬを
他方の電極ＰＬＩとする保持容量素子（静電容量素子）
Ｃａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電
体膜は、薄膜トランジスタＴＰＴのゲート絶縁膜として
使用される純縁膜ＧＩと同一層で構成されている。 保持容量素子Ｃａｄｄは、第４図からも明らかなように
、ゲート線ＧＬの第１導電膜ｇ１の幅を広げた部分に形
成されている。なお、映像信号線ＤＬと交差する部分の
第２導電膜ｄ２は映像信号線ＤＬとの短絡の確率を小さ
くするため細くされている。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
分割透明画素電極Ｅ１〜Ｅ３のそれぞれと電極ＰＬＩと
の間の一部には、ソース電極Ｓ　Ｄ　１と同様に、段差
形状を乗り越える際に透明画素電極’ｆＴＯ１が断線し
ないように、第２導電膜ｄ２および第２導電膜ｄ２で構
成された島領域が設けられている。この島領域は、透明
画素＠横丁ＴＯ１の面積（開口率）を低下しないように
、できる限り小さく構成する。 （保持容量素子Ｃａｄｄの等価回路とその動作）第２Ａ
図に示される画素の等価回路を第９図に示す。第９図に
おいて、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極
ＧＴとソース電極ＳＤＩとの間に形成される寄生容量で
ある。寄生容ｉｃｇｓの誘電体膜は絶縁膜ＧＩである。 Ｃｐｉｘは透明画素電極ＩＴ○１（ＰＩＸ）と共通透明
画素電極ＩＴ○２　（ＣＯＭ）との間に形成される液晶
容量である。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１
保護膜ＰＳＶＩおよび配向膜０ＲＩＩ、０ＲＩ２である
。Ｖｌｃは中点電位である。 保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴがス
イッチングするとき、中点電位（画素電極電位）Ｖｌｃ
に対するゲート電位変化ΔＶｇの影響を低減するように
働く。この様子を式で表すと。 次式のようになる。 ΔＶｌｃ＝　（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ
））　ｘΔＶｇここで、Δｖ１ｃはΔＶｇによる中点電
位の変化分を表わす。この変化分ΔＶｌｃは液晶ＬＣに
加わる直流成分の原因となるが、保持容量Ｃａｄｄを大
きくすればする程、その値を小さくすることができる。 また、保持容量素子Ｃａｄｄは放電時間を長くする作用
もあり、薄膜トランジスタＴＰＴがオフした後の映像情
報を長く蓄積する。液晶ＬＣに印加される直流成分の低
減は、液晶ＬＣの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。 前述したように、ゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう大きくされている分、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２とのオーバラップ面積が増え、し
たがって寄生、容量Ｃｇｓが大きくなり、中点電位Ｖｌ
ｃはゲート（走査）信号Ｖｇの影響を受は易くなるとい
う逆効果が生じる。 しかし、保持容量素子Ｃａｄｄを設けることによりこの
デメリットも解消することができる。 保持容量素子Ｃａｄｄの保持容量は、画素の書込特性か
ら、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ
＜　Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、重ね合わせ容ｉ
ｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜
　３２・Ｃｇｓ）程度の値に設定する。 （保持容量素子Ｃａｄｄ電極線の結線方法）容量電極線
としてのみ使用される最終段の走査信号線ＧＬ（または
初段の走査信号線ＧＬ）は、第８図に示すように、共通
透明画素電極ＩＴＯ２（Ｖｃｏｍ　）に接続する。共通
透明画素電極ｉＴ○２は、第２Ｂ図に示すように、液晶
表示装置の周縁部において銀ペースト材ＳＬによって外
部引出配線に接続されている。しかも、この外部引出配
線の一部の導電層（ｇｌおよびｇ２）は走査信号線ＧＬ
と同一製造工程で構成されている。この結果、最終段の
走査信号線（容量電極線）ＧＬは、共通透明画素電極Ｉ
Ｔ○２に簡単に接続することができる。 または、第８図の点線で示すように、最終段（初段）の
走査信号線（容量電極線）ＧＬを初段（最終段）の走査
信号線ＧＬに接続してもよい。 なお、この接続は液晶表示部内の内部配線あるいは外部
引出配線によって行なうことができる。 （保持容量素子Ｃａｄｄの走査信号による直流分相殺） この液晶表示装置は、先に本願出願人によって出願され
た特願昭６２−９５１２５号に記載される直流相殺方式
（ＤＣキャンセル方式）に基づき、第１０図（タイムチ
ャート）に示すように、走査信号線ＧＬの開動電圧を制
御することによってさらに液晶ＬＣに加わる直流成分を
低減することができる。第１Ｏ図において、Ｖｉは任意
の走査信号線ＧＬの駆動電圧、Ｖ　ｉ　＋　１はその次
段の走査信号線ＧＬの開動電圧である。Ｖｅｅは映像信
号線ＤＬに印加されるロウレベルの開動電圧Ｖ　ｄ　１
ＩＩｉｎ、Ｖｄｄは映像信号線ＤＬに印加されるハイレ
ベルの開動電圧Ｖｄｍａｘである。各時刻ｔ＝ｔ　１〜
ｔ４における中点電位Ｖｉｅ（第９図参照）の電圧変化
分Δ■１〜Δｖ４は、画素の合計の容量Ｃ＝Ｃｇｓ＋Ｃ
ｐｉｘ　＋　Ｃａｄｄとすると、次式で表される。 ΔＶ□＝　　（Ｃｇｓ／Ｃ）Ｖ２ ΔＶ２＝＋（Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−（Ｃａｄｄ
／　Ｃ）・Ｖ　２ ΔＶ、＝−（Ｃｇｓ／Ｃ）・Ｖｉ ＋（Ｃａｄｄ／Ｃ）・（Ｖ１＋Ｖ２） ΔＶ４＝　−（Ｃａｄｄ／Ｃ）・Ｖｌ ここで、走査信号線ＧＬに印加される開動電圧が充分で
あれば（下記【注］参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。 したがって、Ｃａｄｄ・Ｖ　２　＝　Ｃｇｓ−Ｖ　１と
すると、液晶ＬＣに加わる直流電圧はＯになる。 【注１時刻ｔ１、ｔ２で開動電圧Ｖｉの変化分が中点電
位Ｖｌｃに影響を及ぼすが、し２〜ｔ３の期間に中点電
位Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み）、液晶ＬＣにか
かる電位は薄膜トランジスタＴＰＴがオフした直後の電
位でほぼ決定される（薄膜トランジスタＴＰＴのオフ期
間がオン期間より圧倒的に長い）。したがって、液晶Ｌ
Ｃにかかる直流分の計算は、期間ｔｌ−ｔ３はほぼ無視
でき、薄膜トランジスタＴＰＴがオフ直後の電位、すな
わち時刻ｔ３、ｔ４における過渡時の影響を考えればよ
い。なお、映像信号はフレーム毎、あるいはライン毎に
極性が反転し、映像信号そのものによる直流分は零とさ
れている。 つまり、直流相殺方式は、寄生容ＥｔＣｇｓによる中点
電位Ｖｌｃの引き込みによる低下分を、保持容量素子Ｃ
ａｄｄおよび次段の走査信号線（容量電極１ｓ）ＧＬに
印加される開動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。もちろん、遮光効果を上げるためにゲート電極ＧＴ
を大きくした場合、それに伴って保持容量素子Ｃａｄｄ
の保持容量を大きくすればよい。 つぎに、第１図によりこの発明に係る液晶表示装置の製
造方法について説明する。まず、第１図（ａ）に示すよ
うに、厚さが１．１［ｍｏ＋］の７０５９ガラス（商品
名）からなる下部透明ガラス基板５ＵＢ１の両面に膜厚
が８００［ＡコのＳｉｎ、膜ＤＰＩをデイツプ処理によ
り設けたのち、５００℃、６０分間のベークを行なう。 つぎに、Ｓｉ○２膜ＤＰＩ上に膜厚が１．１００［人］
のクロムからなる第１導電膜ｇｌをスパッタリングによ
り設ける。つぎに、エツチング液として硝酸第２セリウ
ムアンモニウム溶液と過塩素酸との混合液を使用した写
真蝕刻技術で第１導電膜ｇ１を選択的にエツチングする
ことによって、走査信号、ＩＧＬの第１Ｍ、ゲート電を
形成する。つぎに、レジストを剥離液５５０２（商品名
）で除去したのち、０□アッシャ−を１分間行なう。つ
ぎに、膜厚が１０００［Ａ　］のアルミニウムーパラジ
ウム、アルミニウムーシリコン、アルミニウムーシリコ
ン−チタン、アルミニウムーシリコン−銅等からなる第
２導電膜ｇ２をスパッタリングにより設ける。つぎに、
エツチング液としてリン酸と硝酸と酢酸との混酸を使用
した写真蝕刻技術で第２導電膜ｇ２を選択的にエツチン
グすることにより、走査信号［ＧＬの第２層を形成する
。つぎに、ドライエツチング装置にＳＦ、ガスを導入し
て、シリコン等の残渣を除去したのち、レジストを除去
する。つぎに、プラズマＣＶＤ装置にアンモニアガス、
シランガス、窒素ガスを導入して、膜厚が３５００［入
コの窒化シリコン膜を設け、プラズマＣＶＤ装置にシラ
ンガス、水素ガスを導入して、膜厚が１８００［Ａ　］
のｉ型非晶質シリコン膜を設けたのち、プラズマＣＶＤ
装置に水素ガス、ホスフィンガスを導入して、膜厚が４
００［入］のチングガスとしてＳＦ、、Ｃ（１４を使用
した写真蝕刻技術でＮ＋型シリコン膜、ｉ型非晶質シリ
コン膜を選択的にエツチングすることにより、ｉ型半導
体層ＡＳを形成する。つぎに、レジストを除去したのち
、ドライエツチングガスとしてＳＦ６を使用した写真蝕
刻技術で、窒化シリコン膜を選択的にエツチングするこ
とによって、絶縁膜Ｇｌを形成する。つぎに、レジスト
を除去し、０２アッシャ−を１分間行ない、塩酸と硝酸
との混酸に１分浸し、水洗し、乾燥したのち、Ｎ２雰囲
気でベークする。つぎに、膜厚が１２００［人］の非晶
質ＩＴ○膜からなる第１導電膜ｄｌｌをスパッタリング
により設ける。つぎに、膜厚が６００［：Ａｌのクロム
からなる第２導電膜ｄ１２をスパッタリングにより設け
る。つぎに、膜厚が３５００［Ａ　］のアルミニウムー
パラジウム、アルミニウムーシリコン、アルミニウムー
シリコン−チタン、アルミニウムーシリコン−銅等から
なる第３導電膜ｄ１３をスパッタリングにより設ける。 つぎに、第１図（ｂ）に示すように、レジストを塗布し
、そのレジストに透明画素電極ＩＴＯＩ、映像信号線Ｄ
Ｌ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２のパターン
を形成し、エツチング液としてリン酸と硝酸と酢酸との
混酸を使用して第３導電膜ｄ１３選択的にエツチングし
、エツチング液として硝酸第２セリウムアンモニウム溶
液と過塩素酸との混合液を使用して第２導電膜ｄ１２を
選択的にエツチングしたのち、エツチング液として塩酸
と硝酸との混酸を使用して第１導電膜ｄｌｌを選択的に
エツチングすることにより、透明画素電極ＩＴＯＩ、映
像信号線ＤＬ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２
を形成する。つぎに、レジストを除去する前に、ドライ
エツチング装置にＣ（１，、ＳＦ６を導入して、Ｎ＋型
シリコン膜を選択的にエツチングすることにより、Ｎ＋
型半導体ＩＷｄＯを形成する。つぎに、　１２０℃、Ｎ
２雰囲気で２０分ベークを行なったのち、リン酸と硝酸
と＃酸との混酸により処理する。つぎに、レジストを除
去したのち、２３０℃、Ｎ２雰囲気で６０分ベークを行
なうことにより、非晶質ＩＴ○膜からなる第１導電膜ｄ
ｌｌを結晶化させる。つぎに、第１図（ｃ）に示すよう
に、プラズマＣＶＤ装置にアンモニアガス、シランガス
、窒素ガスを導入して、膜厚が１［ｘｌの窒化シリコン
膜を設ける。つぎに、第１図（ｄ）に示すように、ドラ
イエツチングガスとしてＳＦ、を使用した写真蝕刻技術
で窒化シリコン膜を選択的にエツチングすることによっ
て、保護膜ＰＳＶＩを形成するとともに、透明画素電極
ＩｒＯ２部の絶縁膜を除去する。なお、保護膜ＰＳＶＩ
はフェノール硬化形エポキシ樹脂で構成してもよい。こ
の際のエツチングは０２アッシャ−で行なう。つぎに、
エツチング液としてリン酸と硝酸と酢酸との混酸を使用
して透明画素電極ＩｒＯ２部の第３導電膜ｄ１３をエツ
チングしたのち、エツチング液として硝酸第２セリウム
アンモニウム溶液と過塩素酸との混合液を使用して透明
画素電極ＩｒＯ２部の第２導電膜ｄ１２をエツチングす
る。つぎに、レジストを除去したのち、配向膜０ＲＩＩ
を設ける。 この液晶表示装置の製造方法においては、１度レジスト
にパターンを形成するだけで、透明画素電極ＩＴＯＩ、
映像信号線ＤＬ、ソース電極ＳＤＩおよびドレイン電極
ＳＤ２を形成することができるから、レジストにパター
ンを形成する回数を少なくすることができるので、歩留
、スループットが向上するとともに、製造コストが安価
となる。 また、ＩＴ○膜からなる第１導電膜ｄｌｌとアルミニウ
ムーパラジウム等からなる第３導電膜ｄ１３との間にク
ロムからなる第２導電膜ｄ１２を設けているから、第３
導電膜ｄ１３が第１導電膜ｄｌｌと反応しないので、第
３導電膜ｄ１３が高抵抗膜になることがない。さらに、
保護膜ＰＳＶ１の下方の第１導電膜ｄｌｌは第２導電膜
ｄ１２、第３導電膜ｄ１３で被覆されているから、保護
膜ＰＳＶＩを設ける際に第１導電膜ｄｌｌが還元される
ことがないので、保護膜ＰＳＶＩの周縁と映像信号線Ｄ
Ｌとの接着が良好になるため、信頼性が良好である。ま
た、透明画素電極ＩＴ○１、映像信号線ＤＬ、ソース電
極ＳＤＩおよびドレイン（アルカリ液）に第１導電膜ｄ
ｌｌがさらされることがないから、ＩＴＯ膜とアルミニ
ウム膜とアルカリ液とが共存して発生する電池反応によ
る第１導電膜ｄｌｌの溶解が生ずることがない。さらに
、Ｎ＋型半導体層ｄｏを形威し、１２０℃、Ｎ２雰囲気
で２０分ベークを行なったのち、リン酸と硝酸と酢酸と
の混酸により処理するから、第３導電膜ｄ１３が廂状に
なるのを防止することができる。 保護膜ＰＳＶＩを有機膜で構成しておけば、０２アッシ
ャ−によって絶縁膜ＧＩがエツチングされないので、画
素電極とゲート電極間の層間ショートがおこらないから
、画素電極を分割することができるので、パネルを点灯
させた際の点欠陥不良箇所を目立たなくさせることがで
きるので、表示品質の歩留が向上する。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でもこの発明は有効である。 また、上述実施例においては、金属膜としてクロムから
なる第２導電膜ｄ１２とアルミニウムーパラジウム等か
らなる第３導電膜ｄ１３とを設けたが、これに限定され
ない。 【発明の効果１ 以上説明したように、この発明に係る液晶表示装置の製
造方法においては、１度レジストにパターンを形成する
だけで、透明画素電極、映像信号線、ソース電極および
ドレイン電極を形成することができるから、レジストに
パターンを形成する回数を少なくすることができるので
、歩留、スループットが向上するとともに、製造コスト
が安価となる。また、画素電極、ソース電極を形成する
金属膜を連続成膜するので、画素電極とソース電極との
接触抵抗が低減し、液晶パネルを全点灯させた際に、局
部的に暗く見えるという不良がなくなるし、画素電極上
に保護膜がないから、残留直流電圧成分の影響が低減さ
れるので、初期の画像が残像のようにしばらくの間消え
ないという焼きつけ不良の問題もなくなる。映像信号線
を形成する金属膜を連続成膜するので、接触抵抗が低減
し、映像信号線の配線抵抗を小さくすることもできる。 このように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図はこの発明に係る液晶表示装置の製造方法の説明
図、第２Ａ図はこの発明が適用されるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の一画
素を示す要部平面図、第２Ｂ図は第２Ａ図のＩＩＢ−Ｉ
ＩＢ切断線で切った部分とシール部周辺部の断面図、第
２Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線における断面図、
第３図は第２Ａ図に示す画素を複数配置した液晶表示部
の要部平面図、第４図〜第６図は第２Ａ図に示す画素の
所定の層のみを描いた平面図、第７図は第３図に示す画
素電極層とカラーフィルタ層のみを描いた要部平面図、
第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第９図は第２Ａ
図に記載される画素の等価回路図、第１０図は直流相殺
方式による走査信号線の邪動電圧を示すタイムチャート
である。 ＳＵＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＢＭ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴ○・・・透明画素電極 ｇ、ｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・寄生容量 Ｃｐｉｘ・・・液晶容量 第 ■ 図 ＴＯＩ− 透明画ｆ、を絡 第 ■ 図 ＩＴＯＩ−−一透明兎を電謳 （り

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とするアクティブ・マトリクス方式の液晶表示装置を製
   造する方法において、上記画素電極を構成すべき透明導
   電膜を設け、上記透明導電膜上に金属膜を設け、上記金
   属膜上にレジストを塗布し、上記レジストに上記画素電
   極、映像信号線、ソース電極およびドレイン電極のパタ
   ーンを形成し、上記金属膜を選択的にエッチングし、上
   記透明導電膜を選択的にエッチングし、上記レジストを
   除去し、保護膜を構成する絶縁膜を設け、上記画素電極
   部の上記絶縁膜を除去したのち、上記画素電極部の上記
   金属膜を除去することを特徴とする液晶表示装置の製造
   方法。