JPH02234129A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置に関するものであ
る． 〔従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装置に
おいては、特開昭６１−７７８８６号公報に示されるよ
うに、一つの画素電極を複数の分割画素電極に分割して
おり、各谷割画素電極の面積を等しくしている． この液晶表示装置においては、分割画素電極のうちの１
つが作動しなくとも、残りの分割画素電極は作動するか
ら、画素全体としては点欠陥ではなくなるので、製造歩
留まりが向上する。

〔発明が解決しようとする課題〕

しかし、このような液晶表示装置においては、各分割画
素電極の面積が等しいから、分割画素電極のうちの１つ
が作動しなくなると、その分割画素の点欠陥が目立つの
で，表示品質が大きく低下する． この発明は上述の課題を解決するためになされたもので
、分割画素電極のうちの１つが作動しなくなったとして
も，表示品質があまり低下することがない液晶表示装置
を提供することを目的とする． 〔課題を解決するための手段〕 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とし、上記
画素電極が複数の分割画素電極に分割されたアクティブ
・マトリックス方式の液晶表示装置において、隣の映像
信号線と対向する端部の長さが第１の分割画素電極より
長い第２の分割画素電極の面積を上記第１の分割画素電
極の面積よりも小さくする． 〔作用〕 この液晶表示装置においては、第２の分割画素電極と隣
の映像信号線とが短絡して．第２の分割画素電極が作動
しなくとも、第２の分割画素電極の面積は第１の分割画
素電極の面積よりも小さいから、第２の分割画素電極を
有する分割画素の点欠陥は目立たない。

〔実施例〕

この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し、第２図の■一■切断線で切った断面
を第３図で示す．また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
． 第２図〜第４図に示すように、液晶表示装置は、下部透
明ガラス基板ＳＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴ○を有す
る画素が構成されている。下部透明ガラス基板ＳＵＢＩ
はたとえば１　．　１　［ｍｍ］程度の厚さで構成され
ている． 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号ｌ）ＧＬと、隣接する２本の映像信号線（
ドレイン信号線または垂直信号，ｗ！）ＤＬとの交差領
域内（４本の信号線で囲まれた領域内）に配置されてい
る。走査信号線ＧＬは、第２図および第４図に示すよう
に、列方向に延在し，行方向に複数本配置されている。

映像信号線ＤＬは、行方向に延在し，列方向に複数本配
置されている． 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され，薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２およびＴＦＴ３で構成
されている．薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている．この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは、主にゲート電極Ｇ
Ｔ、絶縁膜ＧＩ．ｉ型（真性．　ｉｎｔｒｉｎｓｉｃ、
導電型決定不純物がドープされていない）シリコン（Ｓ
ｉ）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤ
Ｉおよびドレイン電極ＳＤ２で構成されている。なお、
ソース・ドレインは本来その間のバイアス極性によって
決まり，この液晶表示装置の回路ではその極性は動作中
反転するので、ソース・ドレインは動作中入れ替わると
理解されたい．しかし以下の説明でも、便宜上一方をソ
ース，他方をドレインと固定して表現する． 前記ゲート電極ＧＴは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように，走査信号線ＧＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）。つまり、ゲ一ト電極ＧＴは、映像信号線ＤＬと
実質的に平行に延在するように構成されている。ゲート
電極ＧＴは，薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている．
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲー
ト電極ＧＴは，一体に（共通ゲート電極として）構成さ
れており、同一の走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差をなるべく作らないように、
単層の第１導電膜ｇ１で構成する。第１導電膜ｇ１は、
たとえばスパッタで形成されたクロム（Ｃｒ）膜を用い
、１１００［人〕程度の膜厚で形成する。

このゲート電極ＧＴは、第２図、第３図および第６図に
示されているように、ｉ型半導体層ＡＳを完全に覆うよ
う（下方からみて）それより太き目に形成される。した
がって、下部透明ガラス基板ＳＵＢＩの下方に蛍光灯等
のバックライトを取り付けた場合、この不透明のクロム
からなるゲート電極ＧＴが影となって、１型半導体層Ａ
Ｓにはパックライト光が当たらず、前述した光照射によ
る導電現象すなわち薄膜トランジスタＴＰＴのオフ特性
劣化は起きにくくなる．なお，ゲート電極ＧＴの本来の
大きさは、ソース・ドレイン電極ＳＤ１、ＳＤＺ間をま
たがるに最低限必要な（ゲート電極とソース・ドレイン
電極の位置合わせ余裕分も含めて）幅を持ち，チャンネ
ルｌｗを決めるその奥行き長さはソース・ドレイン電極
間の距離（チャンネル長）Ｌとの比、すなわち相互コン
ダクタンスｇＩｌ１を決定するファクタＷ／Ｌをいくつ
にするかによって決められる． この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。

ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に形成してもよく、この場合不透明導電材料と
してシリコンを含有させたアルミニウム（Ａｌ）．純ア
ルミニウム、パラジウム（Ｐｄ）を含有させたアルミニ
ウム、シリコン、チタン（Ｔｉ）を含有させたアルミニ
ウム、シリコン、銅（Ｃｕ）を含有させたアルミニウム
等を選ぶことができる。

前記走査信号線ＯＬは、第１導１！膜ｇ１およびその上
部に設けられた第２導電膜ｇ２からなる複合膜で構成さ
れている．この走査信号線ＧＬの第１導電膜ｇ１は、前
記ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形
成され、かつ一体に構成されている．第２導電膜ｇ２は
たとえばスパッタで形成されたアルミニウム膜を用い、
９００〜４０００［人］程度の膜厚で形成する。第２導
電膜ｇ２は、走査信号線Ｇ　Ｔ．、の抵抗値を低減し、
信号伝達速度の高速化（画素の情報の書込特性）を図る
ことができるように構成されている。

また．走査信号線ＧＬは、第１導ｆｉｔ膜ｇ１の幅寸法
に比べて第２導電膜ｇ２の輻寸法を小さく構成している
。すなわち、走査信号ＩＧＬは、その側壁の段差形状を
ゆるやかにすることができるので、その上層の絶縁膜Ｇ
Ｉの表面を平担化できるように構成されている． 絶縁膜ＧＩは、薄膜トランジスタ’ｌ”　Ｆ　Ｔ　１〜
ＴＦＴ３のそれぞれのゲート絶縁膜として使用される。

絶縁膜ＧＩは、ゲート電極ＧＴおよび走査信号線ＧＬの
上層に形成されている。絶縁膜ＧＩはたとえばプラズマ
ＣＶＤで形成された窒化シリコン膜を用い、３５００［
人］程度の瞑厚で形成する．前述のように，絶縁膜ＧＩ
の表面は５薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれ
ぞれの形成領域および走査信号線ＯＬの形成領域におい
て平担化されている。

ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される。複数に分割された薄膜ト
ランジスタＴＦ″Ｔ１〜ＴＦＴ３のそれぞれのｉ型半導
体，ＩＩＡＳは，画素内において一体に構成されている
。すなわち、画素の分割された複数の薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれは、１つの（共通の）ｉ
型半導体層ＡＳの島領域で構成されている。ｉ型半導体
／ｉｌＡｓは、非品質シリコン膜または多結晶シリコン
膜で形成し、約２０００［人］程度の膜厚で形成する。

このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
，Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で，しかもその装置から外部に露出する
ことなく形成される。また，オーミックコンタクト用の
ＰをドーブしたＮ＋型半導体層ｄｏ（第３図）も同様に
連続して約３００［人］の厚さに形成される。しかるの
ち、下部透明ガラス基板ＳＵＢＩはＣＶＤ装置から外に
取り出され、写真処理技術により、Ｎ＋型半導体層ｄ．
　０およびｉ型半導体層ＡＳは第２図、第３図および第
６図に示すように独立した島状にパターニングされる． このように、画素の複数に分割された薄瞑トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層Ａｓを一
体に構成することにより、薄膜トランジスタＴＰＴＩ〜
ＴＦ　Ｔ　３のそれぞれに共通のドレイン電極ＳＤ２が
１型半導体層ＡＳ（実際には、第１導電膜ｇ１の膜厚，
Ｎ＋型半導体層ｄＯの膜厚およびｉ型半導体層ＡＳの膜
厚とを加算した膜厚に相当する段差）をドレイン電極Ｓ
Ｄ２側からｉ型半導体層ＡＳ側に向って１度乗り越える
だけなので、ドレイン電極ＳＤ２が断線する確率が低く
なり、点欠陥の発生する確率を低減することができる。

つまり、この液晶表示装置では、ドレイン電極ＳＤ２が
ｉ型半導体層Ａｓの段差を乗り越える際に画素内に発生
する点欠陥が３分の１に低減できる． また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極ＳＤ
２）がｉ型半導体層ＡＳを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる．つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極ＳＤ２
）がｉ型半導体層ＡＳを１度だけしか乗り越えないため
である（実際には、乗り始めと乗り終わりの２度である
）． 前記ｉ型半導体層ＡＳは，第２図および第６図に詳細に
示すように，走査信号線ＧＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている．この延在させたｉ型半導体層Ａｓは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている． 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤＩとドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層Ａｓ上にそれぞれ離隔して設けられている．ソース
電極ＳＤＩ，ドレイン電極ＳＤ２のそれぞれは、回路の
バイアス極性が変ると、動作上、ソースとドレインとが
入れ替わるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、ＦＥＴと同様に双方向性である。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは，
Ｎ＋型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１，第２導電膜ｄ２．第３導電膜ｄ３を順次重ね合わ
せて構成されている．ソース電極ＳＤＩの第１導電膜ｄ
ｉ．第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される。

第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
，５００〜１０００［人コの膜厚（この液晶表示装置で
は、６００［人コ程度の膜厚）で形成する。クロム膜は
、膜厚を厚く形成するとストレスが大きくなるので、２
０００［人］８度の膜厚を越えない範囲で形成する．ク
ロム膜は、Ｎ１型半導体層ｄＯとの接触が良好である．
クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
Ｎ＋型半導体層ｄｏに拡散することを防止する、いわゆ
るバリア層を構成する．第１導電膜ｄ１としては，クロ
ム膜の他に、高融点金属（Ｍｏ、Ｔｉ．Ｔａ，Ｗ）膜、
高融点金属シリサイド（ＭｏＳｉ，、ＴｉＳｉ，、Ｔａ
　Ｓ　ｉｔ，　ＷＳ　ｉｔ）膜で形成してもよい．第１
導電膜ｄ１を写真処理でパターニングした後、同じ写真
処理用マスクであるいは第１導電膜ｄ１をマスクとして
Ｎ＋型半導体層ｄｏが除去される．つまり，ｉ型半導体
層ＡＳ上に残っていたＮゝ型半導体層ｄｏは第１導電膜
ｄ１以外の部分がセルファラインで除去される。このと
き、Ｎ＋型半導体層ｄｏはその厚さ分は全て除去される
ようエッチされるのでｉ型半導体層ＡＳも若干その表面
部分でエッチされるが、その程度はエッチ時間で制御す
ればよい。

しかる後、第２導電膜ｄ２がアノレミニウムのスパッタ
リングで３０００〜ｓｓｏｏＣλ］の膜厚（この液晶表
示装置では、３ＳＯＯ［人］程度の膜厚）に形成される
．アルミニウム膜は，クロム膜に比べてストレスが小さ
く、厚い膜厚に形成することが可能で、ソース電極ＳＤ
Ｉ，ドレイン電極ＳＤ２および映像信号ｖＡＤＬの抵抗
値を低減するように祷成されている．第２導電膜ｄ２は
，薄膜トランジスタＴＰＴの動作速度の高速化および映
像信号線ＤＬの信号伝達速度の高速化を図ることができ
るように構成されている。つまり、第２導電膜ｄ２は、
画素の書込特性を向上することができる．第２導電膜ｄ
２としては、アルミニウム膜の他に、シリコン、パラジ
ウム、チタン、銅等を添加物として含有させたアルミニ
ウム膜で形成してもよい。

第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３がスパッタで形成された透明導電膜（Ｉ
Ｔ○：ネサ膜）を用い、３００〜２４００［人］の膜厚
（この液晶表示装置では、１２００［人］程度の膜厚）
で形成される。この第３導？！！膜ｄ３は，ソース電極
ＳＤＩ、ドレイン電極ＳＤ２および映像信号線ＤＬを構
成するとともに、透明画素電極ＴＴＯを構成するように
なっている。

ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べてチャネル形成領域側を
大きいサイズで構成している。つまり、第１導電膜ｄ１
は，第１導１！膜ｄ１と第２導電膜ｄ２および第３導電
膜ｄ３との間の製造工程におけるマスク合せずれが生じ
ても、第２導電膜ｄ２および第３導電膜ｄ３に比べて大
きいサイズ（第１導電膜ｄ１〜第３導電膜ｄ３のそれぞ
れのチャネル形成領域側がオンザラインでもよい）にな
るように構成されている。ソースｇｌ極ＳＤ１の第１導
電膜ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１のそれ
ぞれは、薄膜トランジスタＴＰＴのゲート長Ｌを規定す
るように構成されている． このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤＩ．ドレ
イン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチャネル
形成領域側を第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きいサイズで構成することにより、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２のそれぞれの第］．導電膜ｄ
１間の寸法で、薄膜トランジスタＴＰＴのゲート長Ｌを
規定することができる。第１導電膜ｄ１間の離隔寸法（
ゲート長し）は、加工精度（パターンニング精度）で規
定することができるので、薄膜トランジスタＴＦＴＩ〜
ＴＦＴ３のそれぞれのゲート長Ｌを均一にすることがで
きる。

ソース電極Ｓ　Ｄ　．Ｌは、前記のように，透明画素電
極ＩＴＯに接続されている。ソース電極ＳＤＩは，ｉ型
半導体，ｌＷＡＳの段差形状（第１導電膜ｇ１の膜厚、
Ｎ＋型半導体層ｄＯの膜厚およびｊ型半導体層ＡＳの膜
厚とを加算した膜厚に相当する段差）に沿って構成され
ている．具体的には、ソース電極ＳＤ１は、ｉ型半導体
ＩＡｓの段差形状に沿って形成された第１導電膜ｄ１と
、この第１導電膜ｄ１の上部にそれに比べ゜Ｃ透明画素
電極工Ｔ○と接続される側を小さいサイズで形成した第
２導電膜ｄ２と、この第２導電膜ｄ２から露出する第１
導電膜ｄ１に接続された第３導電膜ｄ３とで構成されて
いる．ソース電極ＳＤＩの第１導電膜ｄ１は、Ｎ＋型半
導体層ｄＯとの接着性が良好であり、かつ主に第２導電
膜ｄ２からの拡散物に対するパリア層として構成されて
いる。ソース電極ＳＤＩの第２導電膜ｄ２は、第１導電
膜ｄ１のクロム膜がストレスの増大から厚く形成できず
、ｉ型半導体層ＡＳの段差形状を乗り越えられないので
、このｉ型半導体層Ａｓを乗り越えるために構成されて
いる．つまり、第２導電膜ｄ２は、厚く形成することで
ステップ力バレッジを向上している．第２導電膜ｄ２は
、厚く形成できるので、ソース電極ＳＤＩの抵抗値（ド
レイン電極ＳＤ２や映像信号線ＤＬについても同様）の
低減に大きく寄与している．第３導電ＷＡｄ３は，第２
導電膜ｄ２のｉ型半導体層Ａｓに起因する段差形状を乗
り越えることができないので，第２導電膜ｄ２のサイズ
を小さくすることで露出する第１導電膜ｄ１に接続する
ように構成されている．第１導電膜ｄ１と第３導電膜ｄ
３とは，接着性が良好であるばかりか、両者間の接続部
の段差形状が小さいので、確実に接続することができる
。

このように、薄膜トランジスタＴＰＴのソース電極ＳＩ
）１を，少なくともｉ型半導体，ＩＩＡｓに沿って形成
されたバリア層としての第１導電膜ｄ１と、この第１導
電膜ｄ１の上部に形成され、第１−導電膜ｄ１に比べて
比抵抗値が小さく、かつ第１導電１１１１ｄ１に比べて
小さいサイズの第２導電膜ｄ２とで構成し，この第２導
電膜ｄ２から露出する第１導電膜ｄ１に透明画素電極Ｉ
ＴＯである第３導電膜ｄ３を接続することにより、薄膜
トランジスタＴＰＴと透明画素電極ＩＴＯとを確実に接
続することができるので、断線に起因する点欠陥を低減
することができる．しかも，ソース電極ＳＤＩは、第１
導電膜ｄ１によるバリア効果で、抵抗値の小さい第２導
電膜ｄ２（アルミニウム膜）を用いることができるので
、抵抗値を低減することができる。

ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されて塾）る。ドレイン
電極ＳＤ２は、映像信号，ｉｉｌＤＬと交差する列方向
に突出したＬ字形状で構成されてｔ）る．つまり、画素
の複数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ
３のそれぞれのドレイン電極ＳＤ２は、同一の映像信号
線ＤＬに接続されている． 前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する．透明画素電
極ＩＴ○は、画素の複数に分割された薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩＴＯ２および
工ＴＯ３に分割されている．透明画素電極ＩＴＯＩは、
薄膜トランジスタＴＦＴＩのソース電極ＳＤＩに接続さ
れている．透明画素電極ＩＴＯ２は、薄膜トランジスタ
ＴＦＴ２のソース電極ＳＤＩに接続されている．透明画
素電極ＩＴＯ３は，薄膜トランジスタＴＦＴ３のソース
電極ＳＤＩに接続されている．透明画素電極ＩＴ○１〜
ＩＴＯ３のそれぞれは、薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれと同様に，実質的に同一サイズで構成
されている。

透明画素電橘ＩＴＯＩ〜ＩＴ○３のそれぞれは、薄膜ト
ランジスタＴＦＴＩ〜Ｔ　’Ｆ　Ｔ　３のそれぞれのｉ
型半導体層Ａｓを一体に構成してある（分割されたそれ
ぞれの薄膜トランジスタＴＰＴを一個所に集中的に配置
してある）ので、Ｌ字形状で構成している。

このように、隣接する２本の走査信号線ＯＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し、この複数に分割された薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに複数に分
割した透明画素電極ＩＴＯＩ〜！ＴＯ３のそれぞれを接
続することにより、画素の分割された一部分（たとえば
、薄膜トランジスタＴＦＴＩ）が点欠陥になるだけで、
画素の全体としては点欠陥でなくなる（薄膜トランジス
タＴＦＴ２およびＴＦＴ３が点欠陥でない）ので、画素
全体としての点欠陥を低減することができる． また，前記画素の分割された一部の点欠陥は，画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の３分の１の面積）ので、前記点欠陥を見にくくする
ことができる。

また，前記画素の分割された透明函素電極ＩＴ０１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、画素内の点欠陥の面積を均一にすることができ
る。

また、前記画素の分割された透明画素電極ＩＴ０１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により，透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素１ｔ極ＩＴＯとで構成されるそれぞれの液
晶容量（Ｃｐｉｘ　）と、この透明画素電極ＩＴＯＩ〜
ＩＴＯ３のそれぞれに付加される透明画素電極ＩＴＯＩ
〜ＩＴ○３とゲート電極ＧＴとの重ね合せで生じる重ね
合せ容量（Ｃｇｓ）とを均一にすることができる。つま
り、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは液晶
容量および重ね合せ容量を均一にすることができるので
、この重ね合せ容量に起因する液晶ＬＣの液晶分子に印
加されようとする直流成分を均一とすることができ、こ
の直流成分を相殺する方法を採用した場合、各画素の液
晶にかかる直流成分のばらつきを小さくすることができ
る。

薄膜トランジスタＴＰＴおよび透明画素電極ＩＴｏ上に
は、保護［ＰＳＶｌが設けられている。

保護膜ＰＳＶＩは，主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。

保護膜ＰＳＶＩは、たとえばプラズマＣＶＤで形成した
酸化シリコン膜や窒化シリコン膜で形成されており、５
０００〜１］０００［人］の膜厚（この液晶表示装置で
は、８０００［人］程度の膜厚）で形成する。

薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用される１型半導
体ＪｉｐＡＳに入射されないように、遮蔽膜ＬＳが設け
られている．第２図に示すように、遮蔽膜ＬＳは、点線
で囲まれた領域内に構成されている。遮蔽膜ＬＳは、光
に対する遮蔽性が高い、たとえばアルミニウム膜やクロ
ム膜等で形成されており、スパッタで１０００［人］程
度の膜厚に形成する。

したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共
通半導体／ＷＡｓは上下にある遮光膜ＬＳおよび太き目
のゲート電極ＧＴによってサンドインチにされ，外部の
自然光やバックライト光が当たらなくなる。遮光膜ＬＳ
とゲート電極ＧＴは半導体層ＡＳより太き目でほぼそれ
と相似形に形成され，両者の大きさはほぼ同じとされる
（図では境界線が判るようゲート電極ＧＴを遮光膜ＬＳ
より小さ目に描い゛Ｃいる）。

なお、バックライトを上部透明ガラス基板ＳＵＢ２側に
取り付け、下部透明ガラス基板ＳＵＢＩをｆＲ察側（外
部露出側）とすることもでき、この場合は遮光膜ＬＳは
バックライト光の、ゲート電極ＧＴは自然光の遮光体と
して働く。

薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると，チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴ○に印加される電圧
を制御するように構成されている。

液晶ＬＣは、下部透明ガラス基板ＳＵＢＩと上部透明ガ
ラス基板ＳＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜ＯＲＩＩおよび上部配向
膜○ＲＩ２に規定され、封入されている。

下部配向膜○Ｒ４１は、下部透明ガラス基板ＳＵＢＩ側
の保護膜Ｐ　Ｓ　Ｖ’　１の上部に形成される。

上部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳ■２、共通透明
画素電極（ＣＯＭ）ＩＴＯおよび前記上部配向膜○ＲＩ
２が順次積層して設けられている。

前記共通透明画素電極ＩＴＯは、下部透明ガラス基板Ｓ
　Ｕ　Ｂ　１．側に画素毎に設けられた透明画素電極Ｉ
ＴＯに対向し、隣接する他の共通透明画素電極ＩＴＯと
一体に構成されている。この共通透明画素電極ＩＴ○に
は、コモン電圧ＶＣＯＩｍが印加されるように構成され
ている。コモン電圧Ｖ　ｃｏｗは、映像信号線ＤＬに印
加されるロウレベルの北動ｔ　圧Ｖ　ｄ　ｍｉｎとハイ
レベルの駆動電圧Ｖ　ｄ　ｗａｘとの中間電位である． カラーフィルタＦ　Ｉ　Ｌは、アクリル樹脂等の樹脂材
料で形成される染色基材に染料を着色して構成されてい
る。カラーフィルタＦＩＬは、画素に対向する位置に各
画素ごとに構成され、染め分けられている．すなわち、
カラーフィルタＦＩＬは、画素と同様に、隣接する２本
の走査信号線Ｇ　Ｌと隣接する２本の映像信号線ＤＬと
の交差領域内に構成されている。各画素は、カラーフィ
ルタＦＩＬの個々の所定色フィルタ内において、複数に
分割されている． カラーフィルタＦＩＬは、つぎのように形成することが
できる。まず，上部透明ガラ入基板ＳＵＢ２の表面に染
色基材を形成し、フォトリングラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する。この後、染色基
材を赤色染料で染め、固着処理を施し、赤色フィルタＲ
を形成する４次に、同様な工程を施すことによって、緑
色フィルタＧ、青色フィルタＢを順次形成する。

このように，カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に形成することにより、カラ
ーフィルタＦＩＬの各色フィルタ間に、走査信号線ＯＬ
、映像信号ｓＤＬのそれｒれが存在するので、それらの
寮在に相当する分、各画素とカラーフィルタＦＩＬの各
色フィルタとの位置合せ余裕寸法を確保する（位置合せ
マージンを大きくする）ことができる．さらに、カラー
フィルタＦＩＬの各色フィルタを形成する際に、異色フ
ィルタ間の位置合せ余裕寸法を確保することができる． すなわち、この液晶表示装置では，隣接する２本の走査
信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し，この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを形成することにより，前述の点欠陥を低減すること
ができるとともに、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる． 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている．保護［ＰＳＶ２は，たとえばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている． この液晶表示Ｖ＆置は，下部透明ガラス基板ＳＵ？ｌ側
，上部透明ガラス基板ＳＵＢ２側のそれぞれの層を別々
に形成し，その後下部透明ガラス基板ＳＵＥ１と上部透
明ガラス基板ＳＵＢ２とを重ね合せ、両者間に液晶ＬＣ
を封入することによって組み立てられる． 前記液晶表示部の各画素は、第４図に示すように、走査
信号線ＧＬが延在する方向と同一列方向に複数配置され
、画素列ｘ１，Ｘ，，ｘ，，Ｘ４，・・・のそれぞれを
構成している．各画素列Ｘエ，ｘ２，Ｘ，，Ｘ４，・・
・のそれぞれの画素は，薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３および透明画素電極ＩＴｏ１〜ＩＴＯ３の配置位
置を同一に構成している．つまり、画素列Ｘ１，ｘ３，
・・・のそれぞれの画素は、薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３の配置位置を左側、透明画素電極ＩＴＯＩ〜
ＩＴＯ３の配置位置を右側に構成している。画素列Ｘ，
，Ｘ■，・・・のそれぞれの行方向の次段の画素列Ｘ，
，Ｘ４，・・・のそれぞれの画素は、画素列Ｘ，，Ｘ，
，・・・のそれぞれの画素を前記映像信号線ＤＬに対し
て線対称で配置した画素で構成されている。すなわち、
画素列Ｘ，，Ｘ４，・・・のそれぞれの画素は、薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３の配置位置を右側、透明
画素電極ＩＴＯ１〜ＩＴＯ３の配置位置を左側に構成し
ている．そして、画素列Ｘ，，Ｘ，，・・・のそれぞれ
の画素は、画素列ｘ，，Ｘ３，・・・のそれぞれの画素
に対し、列方向に半画素間隔移動させて（ずらして）配
置されている．つまり、画素列Ｘの各画素間隔を１．０
　（１．０ピッチ）とすると、次段の画素列Ｘは、各画
素間隔を１．０とし，前段の画素列Ｘに対して列方向に
０．５画素間隔（０．５ピッチ）ずれている．各画素間
を行方向に延在する映像信号線ＤＬは、各両素列Ｘ間に
おいて、半画素間隔分（０．５ピッチ分）列方向に延在
するように構成されている． このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し、画素列Ｘの
次段の画素列Ｘを，前段の画素列Ｘの画素を映像信号線
ＤＬに対して線対称で配置した画素で構成し、次段の画
素列を前段の？素列に対して半画素間隔移動させて構成
することにより，第８図（画素とカラーフィルタとを重
ね合せた状態における要部平面図）で示すように，前段
の画素列Ｘの所定色フィルタが形成された画素（たとえ
ば、画素列Ｘ，の赤色フィルタＲが形成された画素）と
次段の画素列Ｘの同一色フィルタが形成された画素（た
とえば、■画素列Ｘ４の赤色フィルタＲが形成された画
素）とを１．５画素間隔（１．５ピッチ）離隔すること
ができる。つまり、前段の画素列Ｘの画素は，最っとも
近傍の次段の画素列の同一色フィルタが形成された画素
と常時１．５画素間隔分離隔するように構成されており
、カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構
成できるようになっている。カラーフィルタＦＩＬのＲ
ＧＢの三角形配置構造は、各色の混色を良くすることが
できるので、カラ一画像の解像度を向上することができ
る． また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので，隣接する映像信
号線ＤＬと交差しなくなる．したかって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる． この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。

第９図に示すＸｉＧ，Ｘｉ＋ＩＧ，・・・は、緑色フィ
ルタＧが形成される画素に接続された映像信号ｉ１ＤＬ
である。ＸｉＢ，Ｘｉ＋ＩＢ，・・・は、青色フィルタ
Ｂが形成される画素に接続された映像信号ＡＩＤＬであ
る＊　Ｘｉ＋ＩＲ．Ｘｉ＋２Ｒ，・・・は、赤色フィル
タＲが形成される画素に接続された映像信号線ＤＬであ
る。これらの映像信号線ＤＬは、映像信号即動回路で選
択される。Ｙｉは前記第４図および第８図に示す画素列
Ｘ１を選択する走査信号線ＧＥ、である。同様に、Ｙ　
ｘ　＋　１　ｒ　Ｙ　ｘ　＋２　＊・・のそれぞれは、
画素列Ｘ２，Ｘ，，・・・のそれぞれを選択する走査信
号線ＧＬである．これらの走査信号線ＯＬは、垂直走査
回路に接続されている。

前記第３図の中央部は一画素部分の断面を示しているが
、左側は下部透明ガラス基板ＳＵＢＩおよび上部透明ガ
ラス基板ＳＵＢ２の左側縁部分で外部引出配線の存在す
る部分の断面を示している．右側は，透明ガラス基板Ｓ
ＵＢＩおよびＳＵＢ２の右側縁部分で外部引出配線の存
在しない部分の断面を示している。

第３図の左側，右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており，液晶封入口
（図示していない）を除く透明ガラス基板ＳＵＢＩおよ
びＳＵＢ２の縁周囲全体に沿って形成されている。シー
ル材ＳＬは、たとえばエボキシ樹脂で形成されている． 前記上部透明ガラス基板ＳＵＢＺ側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板ＳＵＢＩ側に形成さ
れた外部引出配線に接続されている。この外部引出配線
は，前述したゲート電極ＧＴ、ソース電極ｓＤ１，ドレ
イン電極ＳＤ２のそれぞれと同一製造工程で形成される
。

前記配向膜ＯＲＩＩおよびＯＲＩ２、透明画素電極ＩＴ
Ｏ、共通透明画素電極ＩＴＯ、保護膜ＰＳｖ１およびＰ
ＳＶ２、絶縁膜ＧＩのそれぞれの層は，シール材ＳＬの
内側に形成される．偏光板ＰＯＬは、下部透明ガラス基
板ＳＵＢ１、上部透明ガラス基板ＳＵＢ２のそれぞれの
外側の表面に形成されている。

第１０図はこの発明を適用・すべき他のアクティブ・マ
トリックス方式のカラー液晶表示装置の液晶表示部の画
素の要部およびシール部周辺部の断面図，第１１図は第
１０図に示した液晶表示装置の液晶表示部の一画素を示
す平面図、第１２図は第１１一図のＡ−Ａ切断線で切っ
た部分の断面図，第１３図は第１１図に示す画素を複数
配置した液晶表示部の要部平面図、第１４図〜第１６図
は第１１図に示す画素の所定の製造工程における要部平
面図、第１７図は第１３図に示す画素とカラーフィルタ
とを重ね合せた状態における要部平面図である。

この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに，液晶にかかる直
流成分を小さくし、液晶表示部の点欠陥を低減しかっ黒
むらを低減することができる。

この液晶表示装置は，第１１図に示すように、液晶表示
部の各画素内のｉ型半導体ＩＡｓを薄膜トランジスタＴ
ＦＴＩ〜ＴＦＴ３毎に分割し゛Ｃ構成されている。つま
り，画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれは、独立したｉ型半導体ＦｒＩＡ
ｓの島領域．で構成されている。

また、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
に接続される透明画素１！ｉＩＴＯ１〜ＩＴＯ３のそれ
ぞれは，薄膜トランジスタＴＰＴ　１〜ＴＦＴ３と接続
される辺と反対側の辺において、行方向の次段の走査信
号線Ｇ　Ｌと重ね合わされている。この重ね金せは、透
明画素電極ＩＴＯＩ〜ｒＴＯ３のそれぞれを一方の電極
とし、次段の走査信号線ＯＬを他方の電極とする保持容
量素子（静電容量素子）　Ｃａｄｄを構成する。この保
持容量素子Ｃ　ａｄｄの誘電体膜は，薄膜トランジスタ
ＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ■と同
一層で構成されている． ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層ＡＳより太き目に形成されるが、この
液晶表示装置では薄膜トランジスタＴＰＴ１〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに形成されているため
、各薄膜トランジスタＴＰＴごとに太き目のパターンが
形成される。

また、上部透明ガラス基板Ｓ　ｔＪ　Ｂ　２の走査信号
ｖＡＧＬ，映像信号線ＤＬ、薄膜トランジスタＴＰＴに
対応する部分にブラックマトリックスパターンＢＭが設
けられているから，画素の輪郭が明瞭になるので，コン
トラストが向上するとともに、外部の自然光が薄膜トラ
ンジスタＴＰＴに当たるのを防止することができる。

第１１図に記載される画素の等価回路を第１８図（等価
回路図）に示す．第１８図において、前述と同様に、Ｃ
ｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴおよび
ソース電極ＳＤＩで形成される重ね合せ容量である．重
ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである．　Ｃ
ｐＬｘは透明画素電極ＩＴＯ　（ＰＩＸ）および共通透
明画素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量で
ある．液晶容量Ｃ　ｐｉｘの誘電体膜は液晶ＬＣ、保護
膜ｐｓｖ１および配向膜ＯＲＩＩ、ＯＲＩ２である．Ｖ
１ｃは中点電位である。

前記保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴ
がスイッチングするとき、中点電位（画素電極電位）ｖ
ＩＣに対するゲート電位変化ΔＶｇの影響を低減するよ
うに働く．この様子を式で表すと次式となる。

ΔＶ　ｌｃ＝　（（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐ
ｉｘ））　ｘΔＶｇここで、ΔＶｌｃはΔＶｇによる中
点電位の変化分を表わす．この変化分ΔｖｌＣは液晶に
加わる直流成分の原因となるが、保持容量素子Ｃａｄｄ
の保持容量を大きくすればする程その値を小さくするこ
とができる．また、保持容量素子Ｃ　ａｄｄは放電時間
を長くする作用もあり、薄膜トランジスタＴＰＴがオフ
した後の映像情報を長く蓄積する。液晶ＬＣに印加され
る直流成分の低減は、液，％ＬＣの寿命を向上し、液晶
表示画面の切り替え時に前の画像が残るいわゆる焼き付
きを低減することができる。

上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ．ＳＤ２とのオーバラツプ面積が増え，したがっ
て寄生容量Ｃｇｓが大きくなり中点電位ｖｌＣはゲート
（走査）信号Ｖｇの影響を受け易くなるという逆効果が
生じる．しかし，保持容量素子Ｃ　ａｄｄを設けること
によりこのデメリットも解消することができる。

また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において，前
記２本の走査信号線ＯＬのうちの一方の走査信号線ＧＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴ１〜ＴＦ
Ｔ３のそれぞれに透明画素電１ｉＩＴｏを複数に分割し
たそれぞれ（ＩＴＯＩ〜ＩＴＯ３）を接続し、この分割
された透明画素電極ＩＴ○１〜ＩＴＯ３のそれぞれにこ
の画素電極ＩＴＯを一方の電極とし前記２本の走査信号
線ＧＬのうちの他方の走査信号線ＧＬを容量電極線とし
て用いて他方の電極とする保持容量素子Ｃａｄｄを構成
することにより，前述のように、画素の分割された一部
分が点欠陥になるだけで、画素の全体としては点欠陥で
なくなるので、画素の点欠陥を低減することができると
ともに、前記保持容量素子Ｃ　ａｄｄで液晶ＬＣに加わ
る直流成分を低減することができるので，液晶ＬＣの寿
命を向上することができる。とくに、画素を分割するこ
とにより、薄膜トランジスタＴＰＴのゲート電極ＧＴと
ソース電極ＳＤＩまたはドレイン電極ＳＤ２との短絡に
起因する点欠陥を低減することができるとともに、透明
画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと保持容量素子
Ｃ　ａｄｄの他方の電極（容量電極線）との短絡に起因
する点欠陥を低減することができる。後者側の点欠陥は
この液晶表示装置の場合３分の１になる。この結果、前
記画素の分割された一部の点欠陥は、画素の全体の面積
に比べて小さいので、前記点欠陥を見にくくすることが
できる。

前記保持容量素子Ｃ　ａｄｄの保持容量は、画素の書込
特性から、液晶容量Ｃ　ｐｉｘに対して４〜８倍（４・
Ｃｐｉｘ（Ｃａｄｄ（ｌＬｃｐｉｘ）　．重ね合せ容量
Ｃｇｓに対して８〜３２倍（　８　・Ｃ　ｇｓ＜　Ｃ　
ａｄｄ＜３２・Ｃｇｓ）程度の値に設定する． また、前記走査信号，ｉｌｔＧＬを第１導電膜（クロム
膜）ｇｌに第２導電膜（アルミニウム膜）ｇ２を重ね合
せた複合膜で構成し、前記保持容量素子Ｃ　ａｄｄの他
方の電極つまり容量電極線の分岐された部分を前記複合
膜のうちの一層の第１導電膜ｇ１からなる単層膜で構成
することにより、走査信号線ＧＬの抵抗値を低減し、書
込特性を向上することができるとともに、保持容量素子
Ｃａｄｄの他方の電極に基づく段差部に沿って確実に保
持容量素子Ｃ　ａｄｄの一方の電極（透明画素電極ＩＴ
Ｏ）を絶縁膜ＧＩ上に接着させることができるので、保
持容量素子Ｃａｄｄの一方の電極の断線を低減すること
ができる。

また、保持容量素子Ｃ　ａｄｄの他方の電極を単層の第
１導電膜ｇ１で構成し，アルミニウム膜である第２導電
膜ｇ２を祷成しないことにより、アルミニウム膜のヒロ
ックによる保持容量素子Ｃａｄｄの他方の電極と一方の
電極との短絡を防止することができる． 前記保持容量素子Ｃ　ａｄｄを構成するために重ね合わ
される透明画素電極ＩＴＯＩ〜ＩＴ○３のそれぞれと容
量電掻線の部分との間の一部には、前記ソース電極ＳＤ
Ｉと同様に、容量電極線の段差形状を乗り越える際に透
明画素電極ＩＴＯが断線しないように、第１導電膜ｄ１
および第２導電膜ｄ２で構成された島領域が設けられて
いる。この島領域は、透明画素電極ＩＴ○の面積（開口
率）を低下しないように、できる限り小さく構成する。

このように、前記保持容量素子Ｃ　ａｄｄの一方の電極
とその誘電体膜として使用される絶縁膜ＧＩとの間に、
第１導電１１１ｄｌとその上に形成された第１導電膜ｄ
１に比べて比抵抗値が小さくかつサイズが小さい第２導
電膜ｄ２とで形成された下地層を構成し，前記一方の電
極（第３導電膜ｄ３）を前記下地層の第２導電膜ｄ２か
ら露出する第１導電膜ｄ１に接続することにより、保持
容量素子Ｃ　ａｄｄの他方の電極に基づく段差部に沿っ
て確実に保持容量素子Ｃａｄｄの一方の電極を接着させ
ることができるので，保持容量素子Ｃ　ａｃｉｄの一方
の電極の断線を低減することができる。

前記画素の透明画素電極ＩＴ○に保持容量素子Ｃ　ａｄ
ｄを設けた液晶表示装置の液晶表示部は、第２０図（液
晶表示部を示す等価回路図）に示すように構成されてい
る。液晶表示部は，画素、走査信号線Ｇ　Ｌおよび映像
信号線ＤＬを含む単位基本パターンの繰返しで構成され
ている。容量電極線として使用される最終段の走査信号
線ＧＬ（または初段の走査信号線ＯＬ）は、第２０図に
示すように，共通透明画素電極（Ｖｃｏｍ　）　１’　
Ｔｏに接続する。共通透明画素電極ＩＴ○は、前記第３
図に示すように，液晶表示装置の周縁部において銀ペー
スト材ＳＬによって外部引出配線に接続されている。し
かも、この外部引出配線の一部の導電層（ｇｌおよびｇ
２）は走査信号線ＧＬと同一製逸工程で構成されている
．この結果、ＩＩＬ終段の走査信号線ＧＬ（容量電ｐｉ
ＡｌｉＡ）は、共通透明画素電極ＩＴＯに簡単に接続す
ることができる。

このように、容量電極線の最終段を前記画素の共通透明
画素電極（Ｖｃｏｍ　）　　Ｉ　Ｔｏに接続することに
より、最終段の容！電極線は外部引出配線の一部の導電
層と一体に構成することができ、しがも共通透明画素電
極ＩＴ○は前記外部引出配線に接続されているので、簡
単な構成で最終段の容量電極線を共通透明画素電極Ｉ　
”Ｉ”　Ｏに接続することができる。

また、液晶表示装置は、先に本願出願人によって出願さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１９図（タイム
チャート）に示すように、走査信号線ＤＬの駆動電圧を
制御することによって、さらに液晶Ｌ　Ｃに加わる直流
成分を低減することができる。第１９゜図において、Ｖ
ｉは任意の走査信号線ＯＬの艶動電圧、Ｖｉ＋１はその
次段の走査信号線ＯＬの駆動電圧である。Ｖｅｅは走査
信号線ＧＬに印加されるロウレベルの郊動電圧Ｖｄｍｉ
ｎ　，　Ｖｄ　ｄは走査信号線ＯＬに印加されるハイレ
ベルの駆動電圧Ｖ　ｄ　ｗａｘである。各時刻ｔ＝ｔエ
〜ｔ４における中点電位Ｖｌｃ（第１８図参照）の電圧
変化分ΔＶエ〜Δｖ４は、画素の合計の容量（Ｃｇｓ＋
　Ｃｐｉｘ＋　Ｃａｄｄ）をＣとすると、次式のように
なる． ΔＶｌ＝　　（Ｃｇｓ／Ｃ）・Ｖ２ ΔＶｘ　＝＋　（Ｃｇｓ／　Ｃ）’（Ｖ　１　＋　Ｖ　
２　）（Ｃａｄｄ／　Ｃ）・Ｖ　２ ΔＶｓ−　　（Ｃｇｓ／Ｃ）・Ｖｌ ＋（Ｃａｄｄ／Ｃ）｛Ｖ　１　＋Ｖ　２）Δｖ４＝−（
Ｃａｄｄ／Ｃ）・ｖ１ ここで、走査信号線ＧＬに印加される翻動電圧が充分で
あれば（下記【注１参照），液晶ＬＣに加わる直流電圧
は、次式で表される． ΔＶ，＋ΔＶ，＝　（Ｃａｄｄ−Ｖ　２　−　Ｃｇｓ−
ｖ１　）／　Ｃこのため、Ｃａｄｄ−ｖ２＝Ｃｇｓ−ｖ
１とすると，液晶ＬＣに加わる直流電圧はＯになる． 【注１時刻１，．１２で駆動電圧Ｖｉの変化分が中？電
位ｖｌｃに影響を及ぼすが，ｔ２〜ｔ，の期間に中点電
位ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み），液晶ＬＣにか
かる電位は薄膜トランジスタＴＰＴがオフした直後の電
位でほぼ決定される（薄膜トランジスタＴＰＴのオフ期
間がオン期間より圧倒的に長い）．シたがって、液晶Ｌ
Ｃにががる直流分の計算は，期間ｔ■〜ｔ３はほぼ無視
でき、薄膜トランジスタＴＰＴがオフ直後の電位、すな
わち時刻１，．１．における過渡時の影響を考えればよ
い。なお、映像信号Ｖｉはフレームごと、あるいはライ
ンごとに極性が反転し、映像信号そのものによる直流分
は零とされている。

つまり、直流相殺方式は，重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄおよび次段の走査信号線ＧＬ（容量電極線）に
印加される翻動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。もちろん、遮光効果を上げるためにゲート電極ＧＴ
を大きくした場合、それに伴って保持容量素子Ｃ　ａｄ
ｄの保持容量を大きくすればよい． この直流相殺方式は、第２１図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＧＬ（または
容量電極線）を最終段の容量電極線（または走査信号線
ＯＬ）に接続することによって採用することができる。

第２１図には便宜上４本の走査信号線ＧＬＬ，か記載さ
れていないが，実際には数百程度の走査信号線ＧＬが配
置されている。初段の走査信号線ＧＬと最終段の容量電
極線との接続は、液晶表示部内の内部配線あるいは外部
引出配線によって行なう． このように、液晶表示装置は、初段の走査信号線ＯＬを
最終段の容量電極線に接続することにより，走査信号線
ＯＬおよび容量電極線の全べてを垂直走査回路に接続す
ることができるので，直流相殺方式（ＤＣキャンセル方
式）を採用することができる．この結果、液晶ＬＣに加
わる直流成分を低減することができるので，液晶ＬＣの
寿命を向上することができる。

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示＠置の液晶表示部の一画素を示す平面
図である。図において、ＩＴＯ１１は第１の分割透明画
素電極、ＩＴＯ１２は第２の分割透明画素電極で、分割
透明画素電極ＩＴ０１２の隣の映像信号線ＤＬと対向す
る端部の長さは分割透明画素電極ＩＴＯＩＩの隣の映像
信号線ＤＬと対向する端部の長さよりも長く，分割透明
画素ｆｌ！ｌＩＴＯ１２の面積は分割透明画素電極ＩＴ
ＯＩＩの面積よりも小さい．また、ゲート端子、ドレイ
ン端子（図示せず）の最上膜が第３導電膜ｄ３によって
構成されている，さらに，映像信号線ＤＬにおいては、
第２導電膜ｄ２が第３導電膜ｄ３によって完全に覆われ
ている．この液晶表示装置においては，分割透明画素電
極ＩＴＯ１２の映像信号線ＤＬと対向する端部の長さは
分割透明画素電極ＩＴＯＩＩの映像信号線ＤＬと対向す
る端部の長さよりも長いので、分割透明画素電極ＩＴＯ
１２の方が分割透明画素電極ＩＴＯＩＩよりも隣の映像
信号線Ｄ　Ｌと短絡しやすいが，分割透明画素電極ＩＴ
Ｏ１２と隣の映像信号線ＤＬとが短絡して、分割透明画
素電極ＩＴ０１２が作動しなくとも、分割透明画素電極
ＩＴ０１２の面積は分割透明画素電極ＩＴ○１１の面積
よりも小さいから、分割透明画素電極工Ｔ○１２を有す
る分割画素の点欠陥は目立たないので、分割透明画素電
極ＩＴ○１２が作動しなくなったとしても、表示品質が
あまり低下することがない。

また、ゲート端子、ドレイン端子の最上膜が第３導電膜
ｄ３によって構成されているから、ゲート端子、ドレイ
ン端子とＴＡＢとの接続がよく、しかもゲート端子間，
ドレイン端子間の電位差によるイオン化が生ずることな
く、ゲート端子，ドレイン端子が腐食することがない。

さらに、映像信号線ＤＬにおいては、第２導電膜ｄ２が
第３導電膜ｄ３によって完全に覆われているから、アル
ミニウムホイス力の発生が抑制されるので、保護膜ＰＳ
ＶＩにビンホールが生ずることはない。

つぎに、第１．図に示した液晶表示装置の製造方法につ
いて説明する。まず、７０５９ガラス（商品名）からな
る下部透明ガラス基板ＳＵＢ　ｉ上に膜厚が１１００［
入］のクロムからなる第１導電ｆＥ！Ｉｇｌをスパッタ
リングにより設ける．つぎに、エッチング液として硝酸
第２セリウムアンモニウム溶液を使用した写真蝕刻技術
で第１導電膜ｇ１を選択的にエッチングすることによっ
て、走査信号線ＯＬの第１層、ゲート電極ＧＴおよび保
持容量素子Ｃ　ａｄｄの電極膜を形成する。つぎに、膜
厚が１０００［人］のアルミニウムーパラジウム、アル
ミニウムーシリコン、アルミニウムーシリコンーチタン
、アルミニウムーシリコンー銅等からなる第２導電膜ｇ
２をスパッタリングにより設ける。つぎに、エッチング
液としてリン酸と硝酸と酢酸との混徴を使用した写真蝕
刻技術で第２導電膜ｇ２を選択的にエッチングすること
により，走査信号ＩＩＡＧＬの第２層を形成する。つぎ
に、ドライエッチング装置にＳＦ，ガスを導入して、シ
リコン等の残渣を除去したのち、剥離液Ｓ５０２　（商
品名）によりレジストを除去する．つぎに、プラズマＣ
Ｘ．ＩＤ装置にアンモニアガス、水素ガス、窒素ガスを
導入して、膜厚が３５００［人コの窒化シリコン膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して，膜厚が２１００［人］のｉ型非品質シリコン膜を
設けたのち、プラズマＣＶＤ装置に水素ガス、ホスフィ
ンガスを導入して、膜厚が３００［入］のＮ＋型シリコ
ン膜を設ける，つぎに，ドライエッチングガスとしてＳ
Ｆ．　、ＣＣＱ４を使用した写真蝕刻技術でＮ＋型シリ
コン膜、ｉ型非品質シリコン膜を選択的にエッチングす
ることにより、ｉ型半導体層ＡＳを形成する．つぎに、
レジストを除去したのち、ドライエッチングガスとして
ＳＦ．を使用した写真蝕刻技術で、窒化シリコン膜を選
択的にエッチングすることによって、絶縁膜ＧＩを形成
する。つぎに，膜厚が６００［人］のクロムからなる第
１導電膜ｄ１をスパッタリングにより形成する。つぎに
、エッチング液として硝酸第２セリウムアンモニウム溶
液を使用した写真蝕刻技術で第１導電膜ｄ１を選択的に
エッチングすることにより，映像信号ｉＤＬ、ソース電
極ＳＤ１、ドレイン電極ＳＤ２の第ＩＮを形成する。つ
ぎに、レジストを除去する前に、ドライエッチング装置
にＣＣＱ４、ＳＦＩｌを導入して、Ｎ＋型シリコン膜を
選択的にエッチングすることにより，Ｎゝ型半導体層ｄ
Ｏを形成する。つぎに、剥離液Ｓ５０２によりレジスト
を除去したのち，ドライエッチング装置により０２アッ
シャーを２分間行なう。つぎに、膜厚が３５００［人］
のアルミニウムーパラジウム、アルミニウムーシリコン
、アルミニウムーシリコンーチタン，アルミニウムーシ
リコンー銅等からなる第２導電膜ｄ２をスパッタリング
により設ける．つぎに、エッチング液としてリン酸と硝
酸と酢酸との混酸を使用した写真蝕刻技術で第２導電膜
ｄ２を選択的にエッチングすることにより、映像信号線
ＤＬ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第２層
を形成する。つぎに、レジストを除去したのち、０２ア
ッシャーを２分間行なう．つぎに、膜厚が１２００［人
コの非品質ＩＴＯ膜からなる第３導電膜ｄ３をスパッタ
リングにより設ける。つぎに、エッチン．グ液として塩
酸と硝酸との混酸を使用した写真蝕刻技術で第３導電膜
ｄ３を選択的にエッチングすることにより、映像信号線
ＤＬ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第３層
、ゲート端子、ドレイン端子の最上層および透明画素電
極ＩＴＯを形成する。つぎに，レジストを除去したの、
プラズマＣＶＤ装置にアンモニアガス、シランガス，窒
素ガスを導入して、膜厚が１［−］の窒化シリコン膜を
設ける。

つぎに，ドライエッチングガスとしてＳＦ，を使用した
写真蝕刻技術で窒化シリコン膜を選択的にエッチングす
ることによって，保護膜ＰＳＶＩを形成する。

第２２図はこの発明に係る他の液晶表示装置の液晶表示
部の一画素を示す平面図である．図において、ＩＴＯ２
１は第１の分割透明画素電極、■Ｔ○２２は第２の分割
透明画素電極で，分割透明画素電極ＩＴＯ２２の隣の映
像信号１１ＤＬと対向する端部の長さは分割透明画素電
極ＩＴＯ２１の隣の映像信号線ＤＬと対向する端部の長
さよりも長く、分割透明画素電極ＩＴＯ２２の面積は分
割透明画素電極ＩＴＯ２１の面積よりも小さい。

この液晶表示装置においては、分割透明画素電極ＩＴＯ
２２の映像信号線ＤＬと対向する端部の長さは分割透明
画素電極ＩＴＯ２１の映像信号線ＤＬと対向する端部の
長さよりも長いので，分割透明画素電極ＩＴＯ２２の方
が分割透明画素電極ＩＴＯ２１よりも隣の映像信号線Ｄ
Ｌと短絡しやすいが、分割透明画素電極ＩＴＯ２２と隣
の映像信号線ＤＬとが短絡して，分割透明画素ｉａｉＩ
Ｔ０２２が作動しなくとも、分割透明画素電極ＩＴ０２
２の面積は分割透明画素電極ＩＴ○２１の面積よりも小
さいから、分割透明画素電極ＩＴＯ２２を有する分割画
素の点欠陥は目立たないので、分割透明画素電極ＩＴ○
２２が作動しなくなったとしても、表示品質があまり低
下することがない。

以上、この発明を上記実施例に基づき具体的に説明した
が，この発明は上記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはもちろんである。

たとえば、この発明は液晶表示部の各画素を２分割ある
いは４分割した液晶表示装置に適用することができる。

ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように，２〜４分割程度が妥当であ
る。また，上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でもこの発明は有効である。

〔発明の効果〕

以上説明したように、この発明に係る液晶表示装置にお
いては、第２の分割画素電極と隣の映像信号線とが短絡
して、第２の分割画素電極が作動しなくとも、第２の分
割画素電極の面積は第１の分割画素電極の面積よりも小
さいから、第２の分割画素電極を有する分割画素の点欠
陥は目立たないので、第２の分割画素電極が作動しなく
なったとしても、表示品質があまり低下することがない
。

このように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を示す平面
図、第２図はこの発明を適用すべきアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、第３図は第２図のｎ−ｎ切断線で切
った部分とシール部周辺部の断面図、第４図は第２図に
示す画素を複数配置した液晶表示部の要部平面図、第５
図〜第７図は第２図に示す画素の所定の製造工程におけ
る要部平面図、第８図は第４図に示す画素とカラーフィ
ルタとを重ね合せた状態における要部平面図、第９図は
上記のアクティブ・マトリックス方式のカラー液晶表示
装置の液晶表示部を示す等価回路図、第１０図はこの発
明を週用すべき他のアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部の画素の要部およびシー
ル部周辺部の断面図、第１１図は第１０図に示した液晶
表示装置の液晶表示部の一画素を示す平面図，第１２図
は第１１図のＡ−Ａ切断線で切った部分の断面図、第１
３図は第１１図に示す画素を複数配置した液晶表示部の
要部平面図，第１４図〜第１６図は第１１図に示す画素
の所定の製造工程における要部平面図、第１７図は第１
３図に示す画素とカラーフィルタとを重ね合せた状態に
おける要部平面図，第１８図は第１１図に記載される画
素の等価回路図、第１９図は直流相殺方式による走査信
号線の駆動電圧を示すタイムチャート．第２０図、第２
１図はそれぞれ第１３図に示したアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部を示す等価
回路図、第２２図はこの発明に係る他の液晶表示装置の
液晶表示部の一画素を示す平面図である。 ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像借号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレインｆ＃．極ｐｓｖ・
・・保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ　（ＣＯＭ）・・・透明画素電極ｇ，ｄ・・・導
電膜 Ｃ　ａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃ　ｐｉｘ・・・液晶容量 ＢＭ・・・ブラックマトリックスパターンしつ 第１８図 ｖシｃ ｔ１ ｔ２　ｔ３　ｔ４

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とし、上記画素電極が複数の分割画素電極に分割された
   アクティブ・マトリックス方式の液晶表示装置において
   、隣の映像信号線と対向する端部の長さが第１の分割画
   素電極より長い第２の分割画素電極の面積を上記第１の
   分割画素電極の面積よりも小さくしたことを特徴とする
   液晶表示装置。