JPH0218940A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法、特にゲート電極に対し
てＳ／Ｄ領域をセルファラインで形成することによりＳ
／Ｄ領域の位置関係を精度よくかつＳ／Ｄ領域を微細に
フントロールでき又リーク電流特性の向上が図れる半導
体装置の製造方法に関する。

半導体集積回路においては、高密度化の要求が一段と高
まる中で微細化の技術の進歩は急速な勢いで進んでいる
。

そこで、ＳｉＮサイドウオールスペーサを用いたＬＯＧ
Ｏ３の技術でゲートに対してＳ／Ｄ領域をセルファライ
ンで形成する発明がなされている。

く口〉従来の技術 第２図は−の従来例の半導体装置の製造工程途中断面図
で、Ｓ／Ｄ領域はバターニングにより形成される最もよ
く知られた従来例であり、第３図（ａ）　、　（ｂ）は
他の実施例の半導体装置の製造方法を説明する一部工程
断面図で、ＳｉＮサイドウオールスペーサを用いたＬＯ
ＧＯ３技術でゲートに対してＳ／Ｄ領域がセルファライ
ンで形成される最も新しい従来例である。

第２図において、（１０１）はＰ形半導体基板、（１０
２）はフィールドｓｉｏ＊膜、（１０４）は厚さ２００
人のゲートＳｉＯ２膜、（ｉｏｓ＞はＮゝ形ポリシリコ
ンゲート電極、（１０６＞は絶縁用Ｓ旬、膜、（１０９
）は低濃度Ｓ／Ｄ領域、（１１０）は高濃度Ｓ／Ｄ領域
、（１１１）は５１０ｔサイドウオールスペーサである
。

同図の半導体装置はサイドウオールを有するＬＤＤ構造
（７）ＭＯＳＦＥＴを示し、フィールドＳｉｎ。

膜の位置とゲートの位置はパターニングにより決定され
る。これによる影響として、第１にＬＤＤ構造のＳ／Ｄ
領域はマスクの位置ずれによってゲートの両側で大きさ
が異なる。従ってＳ／Ｄ領域のシリーズ抵抗およびコン
タクト抵抗が両（Ｊｌで大きさがアンバランスになり片
側で大きくなることがある。又第２にＳ／Ｄ領域そのも
ののサイズも微細化に限界がある。従ってソース−基板
間。

ドレイン−基板間の容量の低減も困難となり半導体装置
の高速化も図り難い。

第３図は第２図の半導体装置を改良したものであり、同
図（ａ）において、（２０１）はＰ形半導体基板、（２
０２）は第１のフィールド５ｉｎｔ膜、（２０４）はゲ
ートＳｉＯ２膜、（２０５）はＮ＋形ポリシリコンゲー
ト電極、（２０６）は絶縁用ＳｉＯ２膜、（２０７）は
ＳｉＮ膜で、以上は通常の半導体集積回路の製造方法に
て形成できる。次にサイドウオール用のＳｉＮ膜を厚く
堆積するが、あらかじめＰ形半導体基板の表面あれを紡
ぐため少なくとも厚さ１００人位のＳｉＯ２膜をＰ形半
導体基板上に被着しておくことが望ましい。これに相当
するのがゲートＳｔｏｗ膜（２０４）である。しかる後
、ＳｉＮ膜を堆積し異方性エツチングにより幅２５００
〜３０００人程度のＳｉＮサ産生ウオールを形成する。

次に第２のフィールドＳｉｎ。

膜（２０３）を形成するところのゲートＳｉＯ！膜を除
去し、更に第２のフィールドＳｉＯ２膜（２０３）の形
成を容易にする為７００人程産生導体基板をエツチング
する。しかる後、ＳｉＮサイドウオール（２０８）をマ
スクにしたＬＯＧＯ８技術により、厚さ２０００人の第
２のフィールドＳｉＯ２膜を形成する。

次にＳｉＮ膜（２０７）とＳｉＮサイドウオール（２０
８）とボッシリコンゲート電極の下辺外のゲートＳｉＯ
２膜とを順次除去する。

次に同図（ｂ）に示すように、低濃度Ｓ／Ｄ領域を形成
した後、Ｓｉｎ、サイドウオールスペーサ（２１１）を
よく知られた方法で形成する。しかる後選択的シリコン
成長の技術によりＮ＋形高濃度Ｓｉｎ／Ｄパッド（２１
０）を形成する。

以上述べたように、第３図の半導体装置はＳ／Ｄ領域（
２０９）がセルファラインによって形成されるので、サ
イズが微細化できる。従って浮遊容量の低減が図れると
同時に高密度化も可能である。

しかしＳｉＮサイドウオール（２０８）を用いたＬＯＧ
Ｏ８技術による第２のフィールド５ｉ０＊膜（２０２）
形成時の熱処理により、ＳｉＮサイドウオール（２０８
）の下の第２のフィールドＳｉＯ２膜（２０２）と半導
体基板（２０１）との境界部に歪が残るため、ここに形
成された低濃度Ｓ／Ｄ領域（２０９）はＰ形半導体基板
（２０１）との間でリーク電流の増大がみられる。これ
は特にメモリ素子にとっては大きな欠点となる。

（ハ）発明が解決しようとする課題 以上述べた２種類の従来方法によると、一方は、パター
ニングによりＳ／Ｄ領域が形成されるため、微細化・高
速化が困難かつシリーズ抵抗およびフンタクト抵抗が片
側で大きくなる場合がある欠点をもつ。他方は、セルフ
ァラインによりＳ／Ｄ領域が形成されるため微細化・高
速化は図れるが、リーク１１流が大きい欠点をもつ。

そこで本発明は、セルファラインによりＳ／Ｄ領域を形
成して微細化・高速化を図ると同時に半導体基板に歪を
与えないようにしてリーク電流を減少させ特性の向上を
図ることを目的とするものである。

し）課題を解決するための手段 上記目的は、ゲートに対してＳ／Ｄ領域をセルファライ
ンで形成する工程を含んだ製造方法で形成される、ＬＤ
Ｄ構造とサイドウオールスペーサを有するゲート構造と
を有する半導体装置において、−導電形の半導体基板上
にゲー）　ＳｉＯ２膜となる第１のＳｉＯ２膜を形成す
る工程と、該第１のＳｉｎ。

膜上にポリシリコンゲート電極となる第１のポリシリコ
ン膜を堆積する工程と、該第１のポリシリコン膜に反対
導電形の不純物を導入する工程と、該第１のポリシリコ
ン膜上に第２の５ｉ０＊膜を付着する工程と、該第２の
ＳｉＯ２膜上に第１のＳｉＮ膜を堆積する工程と、第１
の酸化助士用ＳｉＮ膜となる該第１のＳｉＮ膜と絶縁用
５ｉｎｓ膜となる該第２のＳｉｎ。

膜とポリシリコンゲート電極となる前記第１のボッシリ
コン膜とゲー）　５ｉｎｓ膜となる前記第１のＳｉ０宏
膜とを順次選択的にエツチングして第１のゲート多層膜
を形成する工程と、該第１のゲート多層膜の形成された
半導体基板を酸化して該第１のゲート多層膜の形成され
た領域以外の半導体基板の露出面と、該第１のゲート多
層膜を構成するゲート電極であるポリシリコン膜の周囲
側面とに第３のＳｉＯ２膜を堆積する工程と、該第１の
ゲート多層膜の上面およびその周囲側面とこれらの部分
以外の該半導体基板上の第３のＳｉＯ□膜十全面に第２
のＳｉＮ膜を形成する工程と、該第２のＳｉＮ膜上に第
２のポリシリコン膜を堆積する工程と、該第２のポリシ
リコン膜を異方性エツチングして前記第１のゲート多層
膜の周囲側面に該第２のＳｉＮ膜を介してポリシリコン
サイドウオールを形成する工程と、該ポリシリコンサイ
ドウオールをマスクとして該第２のＳｉＮ膜を選択的に
エツチング除去して第２の酸化訪止用ＳｉＮ膜を形成す
る工程と、該ポリシリコンサイドウオールをエツチング
除去する工程と、前記第１と第２の酸化訪止用ＳｉＮ膜
をマスクとして前記半導体基板表面を選択酸化してフィ
ールドＳｉＯ２膜を形成すると同時に低濃度Ｓ／Ｄ領域
を形成する工程と、該第１と第２の酸化訪止用ＳｉＮ膜
をエツチング除去する工程と、該第１のゲート多層膜お
よびフィールド５ｉ０＊膜をマスクとして該半導体基板
に選択的に低濃度Ｓ／Ｄ領域となる低濃度の反対導電形
不純物領域を形成する工程と、前記ゲートＳｉＯ２膜と
前記絶縁用ＳｉＯ２膜と前記第３のＳｉＯ２膜と前記ポ
リシリコンゲート電極とからなる第２のゲート多層膜を
覆いかつ半導体基板の第３のＳｉＯ２膜上全面に第４の
ＳｉＯ２膜を堆積する工程と、該第４のＳｉ山膜を異方
性エツチングして該第２のゲート多層膜の周囲側面に接
してかつ前記フィールドＳｉＯ２膜の形成された領域と
重ならないように適当な間隔をおいてサイドウオールス
ペーサを形成する工程と、該第２のゲート多層膜と該サ
イドウオールスペーサと該フィールド５ｉＯ１膜とをマ
スクとして高濃度の反対導Ｔ形不純物を前記半導体基板
に選択的に導入して高濃度Ｓ／Ｄ領域を形成する工程を
含むことを特徴とする半導体装置の製造方法によって達
成きれる。

（本）作用 即ち本発明は第２図の従来例を°改良した第３図の従来
例の半導体装置のＳｉＮサイドウオール（２０８）のか
わりにポリシリコンのサイドウオールを形成し、この部
分に薄いＳｉＮ膜を残してフィールドＳｉｎ。

膜を直接形成した後、ゲートとこのフィールド５ｉＯ１
膜との間にＳ／Ｄ領域を形成することによって、厚いＳ
ｉＮ膜から形成されるＳｉＮサイドウオールを原因とし
て生ずる半導体基板の歪の発生を抑制して、Ｓ／Ｄ領域
を形成した時のリーク電流を小きく保持することを可能
にするとともに、Ｓ／Ｄ領域をセルファラインにて形成
することによって、Ｓ／Ｄ領域を微細にかつ同一の幅に
形成できるので、抵抗のバラツキを小きくかつ高密度化
も口丁能にする。

くべ）実施例 以下、本発明を図示の一実施例により具体的に説明する
。

第１図（ａ）〜（ｉ）は本発明に係る半導体装置の製造
方法を説明する工程断面図である。

第１図において（ａ）に示すように、Ｐ形半導体基板（
１）（例えばＰ形Ｓｉ基板）にゲートＳ　ｉＯ＊膜とな
る厚さ２００人の第１の５ｉ０＊膜とポリシリコンゲー
ト電極となる厚さ４０００人の第１のポリジノコン膜と
を被着する。しかる後第１のポリシリコン膜をＮ＋化す
る為にリンなどのＮ形不純物を導入する。

次に同図（ｂ）に示すように、ポリシリコンゲート上の
ストレス防止として働く絶縁用ＳｉＯ２膜となる厚さ２
０００人の第２のＳｉＯ２膜（４）と第１の酸化訪止用
ＳｉＮ膜となる厚さ５００人の第１のＳｉＮ膜（５）と
を付着する。

更に同図（Ｃ）に示すように、以上被着した多層膜のう
ち第１のＳｉＮ膜（５）と第２の５ｉ０＊膜（４）と第
１のポリシリコン膜をバターニングして選択的にエツチ
ングして、第１の酸化訪止用ＳｉＮ膜（５５）と絶縁用
ＳｉＯを膜（５４）とポリシリコンゲート電極（５３）
とを形成する。その後ポリシリコンゲート電極の側面に
絶縁用及び第２のＳｉＮ膜（同図（ｄ）の（８））のカ
バレージ用の厚さ３００人の第３のＳｉＯ２膜（７）を
被着する。このとき同時にポリシリコンゲート電極（５
３）の下のＳｉＯ２膜（５２）を除いたＰ形半導体基板
〈１）上には第１のＳｉＯ２膜（図（ａ）の＜２））上
に新しく　ＳｉＯ＊膜が被着して第３のＳｉＯ２膜＜７
）が形成される。

次に同図（ｄ）に示すように、第２の酸化訪止用ＳｉＮ
膜となる厚さ５００人の第２のＳｉＮ膜とＳ／Ｄ領域を
セルファラインにて形成する為のポリシリコンサイドウ
オールとなる厚ｔ６０００人の第２のポリシリコン膜（
９）とを被着する。

しかる後同図（ｅ）に示すように、ＲＩＥによる異方性
エツチングにより幅０．６μのポリシリコンサイドウオ
ール（５９）を形成する。

その後同図（ｆ＞に示すように、ポリシリコンサイドウ
オール（５９）をマスクにして第２のＳｉＮ膜（図（ｅ
）の（８））をホットリン酸によりウェットエツチング
する。このとき同時にポリシリコンゲート電極（図（ｃ
）の（５３））上の第２のＳｉＮ膜（図（ｄ）の（８）
）も除去され、第１の酸化訪止用ＳｉＮ膜（図（Ｃ）の
（５５））が現われる。

しかる後、第１の酸化訪止用ＳｉＮ膜（図（ｃ）の（５
５））と第２の酸化訪止用ＳｉＮ膜（５８）とをマスク
として選択的に酸化してフィールドＳｉＯ２膜（１０）
をゲートの周辺に形成する。

次に同図（ｇ）に示すように、第１．第２の酸化訪止用
ＳｉＮ膜（図（ｆ）の（５５）　、　（５６）　）を除
去し、第１のゲート多層膜およびフィールドＳｉＯ２膜
（１０）をマスクとしてセルファラインにより、Ｎ−型
低濃度Ｓ／Ｄ領域（５６）をＮ形不純物のイオン注入に
より形成した後、ＳｉＯ２膜ササイドウオールスペーサ
なる厚さ４０００人の第４のＳｉＯｘ膜（１１）を被着
する。

次に同図（ｈ）に示すように、ＲＩＥによる異方性エツ
チングにて幅０．２μのＳｉｎ、サイドウオールスペー
サ（６１）を形成した後、Ｎ形不純物をＰ形半導体基板
（図（ａ）の（１））に導入し高濃度Ｓ／Ｄ領域（１２
）を形成する。

こうしてセルフナラインにて形成されたＳ／Ｄ領域は、
ポリシリコンサイドウオール（図（ｅ）の（５９）　）
の幅０．６μとＳｉｇｎサイドウオールスペーサ（６１
）の幅０．２μとの差によってきまるサイズ（幅約０．
４μ）をもつ。

次に同図（ｉ）に示すように、Ｎ＋形ポリシリコンＳ／
Ｄ電極を形成した後、眉間のＢＰＳＧ膜（１５）を被着
しＳ／Ｄ配線用開口部（１６）を開けてＡＩ２　Ｓ／Ｄ
配線電極（１４）を形成する。

以上必要ならカバー絶縁膜で覆って半導体装置は完成す
る。

以上説明した製造方法は半導体基板（１）およびＳ／Ｄ
領域（５６）及び（１２）の導電形が逆タイプでも有効
なことは言うまでもない。又ポリシリコンゲート電極、
ポリシリコンゲート電極の導電形も逆タイプでも有効で
ある。

（ト）発明の効果 以上のように本発明によれば、薄いＳｉＮ膜をセルファ
ラインにて形成されるポリシリコンサイドウオールを用
いてパターニングすることと、このポリシリコンより幅
の小さいＳｉカサイドウオールスペーサを形成してポリ
シリコンサイドウオールの幅とＳｉｎ、サイドウオール
スペーサの幅との差分のＳ／Ｄ領域を形成することに特
徴があり、半導体装置の高密度化、特性の向上を有効に
図れる。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明に係る半導体装置の製造
方法を説明する工程断面図、第２図は−の従来例の半導
体装置の製造工程途中断面図、第３図（ａ）　、　（ｂ
）は他の従来例の半導体装置の製造方法を説明する一部
工程断面図である。 図において、 （１）　、　（１０１）　、　（２０１）・・・Ｐ形半
導体基板、　（１０）。 （１０２）・・・フィールドＳｉか膜、　（２０２）　
、　（２０３）・・・第１、第２のフィールドＳｉか膜
、　（２）　、　（４）　、　（７）。 （１１）・・・第１．第２．第３．第４のＳｉＯ２膜、
　（３）。 （９）・・・第１．第２のポリシリコン膜、　（５）、
（８）・・・第１．第２のＳｉＮ膜、　（２０７）・・
・ＳｉＮ膜、　（６）・・・低濃度拡散領域、　（５２
）　、　（１０４）　、　（２０４）・・・ゲートＳｉ
か膜、　　（５３）　、　（１０５）　、　（２０５）
・・・Ｎ＋形ポリシリコンゲート電極、　（５４）　、
　（１０６）　、　（２０６）・・・絶縁用ＳｉＯ２膜
、　　（５９）　、　（２０８）・・・ポリシリコン、
　ＳｉＮサイドウオール、　（６１）　、　（１１１）
　、　（２１１）・・・５ｉｎｓサイドウオールスペー
サ、　（５６）　、　（１０９）　、　（２０９）・・
・低濃度Ｓ／Ｄ領域、　（１２）　、　（１１０）・・
・高濃度Ｓ／Ｄ領域、　（５５）　、　（ｓ８）・・・
第１．第２の酸化訪止用ＳｉＮ膜、　（１３）・・・Ｎ
＋形ポリシリコンＳ／Ｄ電極、（１４）・・・ＡＩ　Ｓ
／Ｄ配線電極、　（１５）・・・ＢＰＳＧ膜、　（１６
）・・・Ｓ／Ｄ配線用開口部、　（２１０）・・・高濃
度ＳｉＳ／Ｄパッド。

Claims (1)

【特許請求の範囲】
1. （１）ゲートに対してＳ／Ｄ領域をセルファラインで形
   成する工程を含んだ製造方法で形成される、ＬＤＤ（Ｌ
   ｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造とサイドウォ
   ールスペーサを有するゲート構造とを有する半導体装置
   において、 一導電形の半導体基板上にゲートＳｉＯ＿２膜となる第
   １のＳｉＯ＿２膜を形成する工程と、 該第１のＳｉＯ＿２膜上にポリシリコンゲート電極とな
   る第１のポリシリコン膜を堆積する工程と、該第１のポ
   リシリコン膜に反対導電形の不純物を導入する工程と、 該第１のポリシリコン膜上に第２のＳｉＯ＿２膜を付着
   する工程と、 該第２のＳｉＯ＿２膜上に第１のＳｉＮ膜を堆積する工
   程と、 第１の酸化訪止用ＳｉＮ膜となる該第１のＳｉＮ膜と絶
   縁用ＳｉＯ＿２膜となる該第２のＳｉＯ＿２膜とポリシ
   リコンゲート電極となる前記第１のポリシリコン膜とゲ
   ートＳｉＯ＿２膜となる前記第１のＳｉＯ＿２膜とを順
   次選択的にエッチングして第１のゲート多層膜を形成す
   る工程と、 該第１のゲート多層膜の形成された半導体基板を酸化し
   て該第１のゲート多層膜の形成された領域以外の半導体
   基板の露出面と、該第１のゲート多層膜を構成するゲー
   ト電極であるポリシリコン膜の周囲側面とに第３のＳｉ
   Ｏ＿２膜を形成する工程と、 該第１のゲート多層膜の上面およびその周囲側面とこれ
   らの部分以外の該半導体基板上の第３のＳｉＯ＿２膜上
   全面に第２のＳｉＮ膜を形成する工程と、該第２のＳｉ
   Ｎ膜上に第２のポリシリコン膜を堆積する工程と、 該第２のポリシリコン膜を異方性エッチングして前記第
   １のゲート多層膜の周囲側面に該第２のＳｉＮ膜を介し
   てポリシリコンサイドウォールを形成する工程と、 該ポリシリコンサイドウォールをマスクとして該第２の
   ＳｉＮ膜を選択的にエッチング除去して第２の酸化防止
   用ＳｉＮ膜を形成する工程と、該ポリシリコンサイドウ
   ォールをエッチング除去する工程と、 前記第１と第２の酸化防止用ＳｉＮ膜をマスクとして前
   記半導体基板表面を選択酸化してフィールドＳｉＯ＿２
   膜を形成すると同時に前記低濃度Ｓ／Ｄ領域を形成する
   工程と、 該第１と第２の酸化防止用ＳｉＮ膜をエッチング除去す
   る工程と、 該第１のゲート多層膜およびフィールドＳｉＯ＿２膜を
   マスクとして該半導体基板に選択的に低濃度Ｓ／Ｄ領域
   となる低濃度の反対導電形不純物領域を形成する工程と
   、 前記ゲートＳｉＯ＿２膜と前記絶縁用ＳｉＯ＿２膜と前
   記第３のＳｉＯ＿２膜と前記ポリシリコンゲート電極と
   からなる第２のゲート多層膜を覆い、かつ半導体基板の
   第３のＳｉＯ＿２膜上全面に第４のＳｉＯ＿２膜を堆積
   する工程と、 該第４のＳｉＯ＿２膜を異方性エッチングして該第２の
   ゲート多層膜の周囲側面に接してかつ前記フィールドＳ
   ｉＯ＿２膜の形成された領域と重ならないように適当な
   間隔をおいてサイドウォールスペーサを形成する工程と
   、 該第２のゲート多層膜と該サイドウォールスペーサと該
   フィールドＳｉＯ＿２膜とをマスクとして高濃度の反対
   導電形不純物を前記半導体基板に選択的に導入して高濃
   度Ｓ／Ｄ領域を形成する工程とを含むことを特徴とする
   半導体装置の製造方法。