JPH02246372A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 高耐圧用絶縁ゲート電界効果トランジスタを含む半導体
装置及びその製造方法に間し、製造工程数の少ない高耐
圧用ＩＧＦＥＴ半導体装置及びその製造方法を提供する
ことを目的とし、１導電型の半導体素子領域表面部に互
いに対向して形成させた逆Ｉ＃電型のソース領域とドレ
イン領域、前記半導体素子領域中の前記ソース領域とド
レイン領域とに挾まれたチャネル領域、前記チャネル領
域上に形成された絶縁物領域であって、前記ソース領域
とドレイン領域とを結ぶ仮想チャネル中央線から離れる
に従ってその厚さが徐々に増大する絶縁物ｆＲｋｌｉ、
前記絶縁物領域上に形成されたゲート電極を有するよう
に構成する。

［産業上の利用分野］ 本発明は半導体装置とその製造法方法に関し、特に高耐
圧用絶縁ゲート電界効果トランジスタを含む半導体装置
及びその製造方法に関する。

絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のゲー
ト絶縁膜は、耐圧によってその厚さを変化させる。

同一基板上に耐圧の異なるＩＧＦＥＴを複数個作成する
場合、厚さの異なるゲート絶縁膜をいかにして作成する
かが問題となる。

［従来の技術］ 第２（Ａ）〜（Ｃ）に従来技術によるＩ　ＧＦＥＴを示
す４第２図（Ａ）は平面図を示し、第２図（Ｂ）は第２
図（Ａ）のｎＢ−［８’線に沿う断面図を示し、第２図
（Ｃ）は第２図（Ａ）のｎｃ−■Ｃ°線に沿う断面図を
示す。

第２図（Ａ）において、フィールドオキサイド５２に囲
まれて素子領域が画定されている。ソース領域５４とド
レイン領域５５とがチャネル領域５６（図示せず）を挾
んで対向し、チャネル領域５６上にゲート電極５９が形
成されている。

このようにして形成されたＩＧＦＥＴの断面構造が第２
図（Ｂ）、（Ｃ）に示されている。

第２図（Ｃ）はソース領域５４からソース領域５５に向
かう電流通路に沿う断面構造を示す４例えば、ｐ型であ
るシリコン基板５１の表面部分にｎ型領域５４．５５が
形成され、それぞれソース領域、ドレイン領域を構成す
る。ソース領域５４とドレイン領域５５との間にはゲー
ト酸化膜５３が形成され、その上には絶縁ゲート型のゲ
ート電極５９が形成されている。

第２図（Ｂ）に示すように、ゲート酸化膜５３は、チャ
ネル領域５６上で均一な厚さを有する。

このゲート酸化膜５３の厚さは、ＩＧＦＥＴの耐圧を考
慮して決められる。第２図（Ｃ）を参照して、ドレイン
領域５４に高電圧を印加した時、チャネル５６に電位分
布が生じるが、その上にはゲート酸化１１５３を介して
一定電位のゲート電極５９が配置されている。すなわち
、ゲート酸化ＷＡ５３はゲート電極５９とチャネル領域
５６との間の電位差に耐えなくてはならない、従って、
高耐圧のＩＣＦＥＴでは、ゲート酸化膜５３を厚くしな
くてはならない、一方、ゲート酸化膜を厚くし過ぎると
開鎖電圧が高くなってしまう。

同一半導体基板上に耐圧の異なる複数のＩＧＦＥＴを作
成しようとする場合、厚さの異なるゲート酸化膜を形成
する必要が生ずる。

通常はそれぞれの厚さのゲート酸化膜を別個の工程で作
成する。このようにすると、半導体装置の製造工程が必
然的に複雑化し、製造コストを上昇させる。

第３図（Ａ）〜（Ｆ）に従来技術による高耐圧ＩＧＦＥ
Ｔと低耐圧ＩＧＦＥＴとを含む半導体集積回路の製造工
程の例を示す。

第３図（Ａ）において、例えばｐ型であるシリコン基板
５１の上に応力緩衝用のパッド酸化膜６０を熱酸化ない
しはＣＶＤによって、例えば厚さ約５００人形成する。

その上に窒化膜６１をＣＶＤによって、例えば厚さ約１
０００人堆積する。

その上にホトレジストの層を形成し、露光し、パターニ
ングすることによって窒化膜６１のマスクを形成する１
例えば、高耐圧トランジスタ素子を作る部分は約１００
μｍの幅のマスクで覆い、フィールド酸化膜を形成する
部分は幅約４μｍの開口部を作って下のパッド酸化１１
１１６０を露出し、低耐圧ＩＧＦＥＴを作成する素子領
域は約２０μｍの幅マスクで覆う。

窒化膜のマスク６１を作成した後、レジスト層は除去す
る。

その後、第３図（Ｂ）に示すように、窒化膜マスク６１
を備えた半導体基板５１をウェット熱酸化し、厚いフィ
ールドオキサイド５２を形成する。

例えば、厚さ約８０００人のＳｉＯ□膜を作る。フィー
ルドオキサイド５２の端部は窒化膜マスク６１の下に入
り込み鳥の嘴状（バーズビーク）になる、　第３図（Ｃ
）に示すように、フィールドオキサイド作成後、例えば
熱＃酸、弗酸溶液を用いて、窒化膜マスク６１・及びそ
の下のパッド酸化膜６０を除去する。

第３図（Ｄ）に示すように、高耐圧用ＩＧＦＥＴのゲー
ト酸化膜に適した厚いゲート酸化膜を作成する０例えば
耐圧４Ｏ−７０Ｖ用に約６００−７００人のゲート酸化
膜を作成する。高耐圧用■ＧＦＥＴの領域で厚い酸化Ｗ
Ａ６３が形成されるが、同時に低耐圧用、ＩＧＦＥＴの
領域にも厚い酸化膜６３ａが形成されてしまう。

第３図（Ｅ）に示すように、高耐圧用半導体素子領域を
レジストマスク６４で覆い、低耐圧用■ＧＦＥＴの領域
に形成された厚い酸化Ｍ　６３　ａを除去する。

次に、第３図（Ｆ）に示すように、低耐圧用ＩＣＦＥＴ
のゲート酸化膜に適した薄いゲート酸化１６５を成長す
る０例えば耐圧１０〜２０Ｖ用に約２００−３００人の
ゲート酸化膜を作成する。

この時、厚いゲート酸化Ｈ，６３もわずかに成長するが
、その分も含めて所望の厚いゲート酸化膜を得るように
設計しておけばよい。

以上説明したように、高耐圧用素子と低耐圧用素子とを
同一基板上に作成しようとする場合は、高耐圧用素子に
適した厚いゲート酸化膜を先に作成し、次に低耐圧用素
子に適した薄いゲート酸化膜をそれぞれ独立の工程で作
成していた。

［発明が解決しようとする課題１ 以上説明したように、従来技術によれば、高耐圧ＩＧＦ
ＥＴ用の厚いゲート絶縁膜は１、フィールド酸化膜とも
、低耐圧用ＩＧＦＥＴの薄いゲート絶縁膜とも異なる工
程で作成していた。

本発明の目的は、製造工程数の少ない高耐圧用ＩＧＦＥ
Ｔを含む半導体装置及びその製造方法を提供することで
ある。

本発明の他の目的は、製造工程の少ない高耐圧用ＩＣＦ
ＥＴ及び低耐圧用ｌ０ＦＥＴを含む半導体装置及びその
製造方法を提供することである。

［課題を解決するための手段〕 本発明によれば、高耐圧用ＩＧＦＢＴの厚いゲート絶縁
膜をアイソレーション領域の厚い絶縁膜と同時に作成す
る。

第１図（Ａ）〜（Ｃ）に本発明の原理説明図を示す、第
１図（Ａ）において、８１等の半導体基板に作成した高
耐圧用ＩＧＦＥＴ素子は、ソース領域４とドレイン領域
５とを有し、その間を所定幅のチャネル領域６で接続す
る。チャネル領域６は必要に応じて複数本６−ｉ設けて
もよい。

チャネル領域を覆ってゲート電極９が形成される。素子
領域の周囲はＳｉＯ□等の化合物の絶縁物領域２で取り
囲まれている。

第１図（Ｂ）は、第１図（Ａ）の線ＩＢ−１８’に沿う
チャネル領域６を横切る方向の断面図を示す、半導体基
板ｌの上に化合物の絶縁物領域２が形成され、チャネル
領域６の上部でその絶縁物領域２は両側から次第に厚さ
を減少させ、中央部で高耐圧用ＩＧＦＥＴに適した厚さ
のゲート絶縁膜３を構成している。

シリコン酸化膜の場合、フィールドオキサイド２の端部
にいわゆるバーズビークが形成されるが、そのバーズビ
ークが右と左から重なりあって厚さの徐々に変化するゲ
ート絶縁膜３が形成される。

第１図（Ｃ）はソース領域４からドレイン領域５に向か
う電流通路に沿う方向での断面構造を示す、１導電型の
半導体基板１の表面部分に逆導電型のソース領域４、ド
レイン領域５が形成され、その間にチャネル領域６を画
定する。チャネル領域６上にはゲート絶縁膜３を介して
ゲート電極９が形成されている。ゲート電極９に印加す
る電圧によってチャネル領域６の導電性が制御される。

ＩＧＦＥＴの周囲は、厚い絶縁物領域２で囲まれる。

［作用］ このように、高耐圧用ＩＧＦＥＴの厚いゲート絶縁膜を
チャネル領域中央部から両側方に向かうに従って厚さが
徐々に厚くなる絶縁物膜で形成することにより、高耐圧
用ＩＧＦＥＴのゲート絶縁膜をアイソレーション領域用
の絶縁物領域と同一工程で作成することができる。

高耐圧用素子と低耐圧用素子とを同一半導体基板上に作
成する場合、アイソレーション用絶縁物領域の作成工程
と、低耐圧用素子のゲート絶縁膜作成工程とのみで高耐
圧用素子の厚いゲート絶縁膜も作成することができる。

［実施例］ 第４図（Ａ）〜（Ｄ）に本発明の実施例を示す。

第４図（Ａ）において、例えばＰ型であるシリコン基板
１１の表面にパッド酸化Ｍ２０を熱酸化もしくはＣＶＤ
により、厚さ約５００人作成する。

その上にシリコン窒化膜２１をＣＶＤにより厚さ約１０
００人堆積する。その上にレジストマスクを形成し、バ
ターニングを行って、低耐圧用素子上のマスク２１及び
高耐圧用素子部分のマスク２１ａを作成する。

低耐圧用素子の部分では、窒化膜マスク２１はチャネル
領域で例えば幅２０μｍであるが、高耐圧阻止部分上の
マスク２１ａは、各チャネル当りの幅は、例えば約１．
８μｍと狭くされる。

第４図（Ｂ）に示すように、シリコン基板１１をウェッ
ト酸化し、例えば０．７μｍ〜０．９μｍの厚いフィー
ルドオキサイド１２を作成する。

例えば約０．８μｍの酸化膜を成長させる。この時、狭
い窒化膜マスク２１ａの下には、両側から酸化膜が入り
込み、バーズビークが中央部でわずかに接し合う、この
ようにして、中央部で約６５０人±１５０人の酸化膜が
形成され、４０Ｖの信号を扱う耐圧４Ｏ−７０Ｖ用素子
に適した厚さとなる。

この酸化膜は、中央部で最も薄く、両側方に向かうに従
って次第に厚さが増加し、やがてフィールドオキサイド
の厚さまで到達する。

次に、第４図（Ｃ）に示すように、窒化膜マスク２１．
２１ａを除去する。さらに、窒化膜２１の下にあったパ
ッド酸化膜２０も除去する。このエツチングは例えば、
熱燐酸及び弗酸溶液で行えばよい。

第４図（Ｄ＞に示すように、露出したシリコン基板１１
の表面に薄い酸化ＷＡ２５を形成する。この酸化膜が低
耐圧用ＩＧＦＥＴの薄いグー１−酸化膜２５となる０例
えば、耐圧１Ｏ−２０Ｖ用の低耐圧素子用に厚さ約２０
０−３００人の酸化膜を作る。

その後、通常の工程により絶縁ゲート構造、ソース／ド
レイン領域を作成することにより、高耐圧ＩＧＦＥＴと
低耐圧ＩＧＦＥＴを含む半導体装置を製造する。

例えば、入力信号を低耐圧素子で論理処理し、高耐圧素
子から約４０Ｖ位の螢光表示装置駆動用出力を得る回路
を集積化した半導体装置を作成できる。

以上説明したような、本発明の実施例にしたがって、特
に工程数を増加させることなく、高耐圧用ＩＧＦＥＴを
低耐圧用ＩＣＦＥＴと一緒に作成できる。勿論、高耐圧
用ＩＧＦＥＴのみを作ることもできる。この場合も、ア
イソレーション領域作成と一緒に厚いゲート絶縁膜が作
れるので工程数が少なくなる。

第５図（Ａ）、（Ｂ）に本発明の実施例による実験例を
示す。

第５図（Ａ）は作成した高耐圧用ＩＧＦＥＴのゲート部
分横断面のＳＥＭ像めスケッチを示す。

両側のフィールドオキサイド１２が次第に薄くなるバー
ズビーク部分が左右から重なり合い、チャネル領域１６
の上に厚いゲート酸化膜！３を形成している。矢印で示
す幅Ｗｃｈがチャネル幅となる。ゲート酸化膜１３の上
には多結晶シリコンのゲート電極１９を形成した。

第５図（Ｂ）はこのように作成した高耐圧ＩＧＦＥＴの
平面図を示す、多結晶シリコンのゲート電極１９が横方
向に延在し、上下にソース領域１４、ドレイン領域１５
が形成されている。ソース領域１４とドレイン領域１５
とが対向する間の部分がチャネル領域１６となっている
。素子の周囲は、アイソレーション領域１２で囲まれて
いる。

第６図に本発明の他の実施例を示す。

半導体基板の素子領域中に対向して、ソース領Ｊｌｌ！
２４、ドレイン領域２５が形成され、その間に多数のチ
ャネルストライプ２６−１．２６−２、・・・２６−１
、・・・・が形成され、各チャネル領域間は厚い酸化膜
２２−１によって分離されている。また、各チャネル領
域２６−１の上には絶縁ゲート電極２９−１が形成され
ている。

アイソレーション領域の作成と同時にゲート絶縁膜を作
るなめ、チャネル領域の幅はアイソレーション領域の厚
さによって制限されてしまう、そのため、大電流を所望
する場合には、チャネルを複数設けるのが好ましい０本
実施例の場合、チャネルを平行に複数本設けることによ
って、ソース領域２４、ドレイン領域２５間に大電流を
流すことを可能にしている。

以上説明したように、アイソレーション領域の化合物絶
縁体作成の工程と同時に高耐圧Ｉ　ＧＦＥＴのゲート絶
縁膜を形成することにより、工程が簡略化され、容易に
高耐圧半導体装置が得られる。

以上、実施例に沿って説明したが、本発明はこれらに限
定されることなく、種々の変形、変更、組合わせ等が可
能であることは当業者に自明であろう。

例えば、絶縁物領域形成のマスクとして、窒化膜以外の
もの、例えば多結晶シリコン等を用いてもよい、絶縁物
領域形成も上述のものに限らない。

酸化の場合もウェット酸化に限らずどんな酸化方法でも
よい。

［発明の効果Ｊ 以上説明したように、本発明によれば、簡単な工程で高
耐圧ＩＧＦＥＴ型半導体装置が提供される。

同一基板上に低耐圧ＩＧＦＥＴと高耐圧ＩＧＦＥＴとを
作成する場合にも、工程数を増加させることなく製造す
ることができる。

【図面の簡単な説明】 第１図（Ａ）〜（Ｃ）は本発明の原理説明図であり、第
１図（Ａ）は平面図、第１図（Ｂ）、（Ｃ）は断面図、 第２図（Ａ）〜（Ｃ）は従来技術の例を示し、第２図（
Ａ）は平面図、第２図（Ｂ）、（Ｃ）は断面図、 第３図（Ａ）〜（Ｆ）は従来技術の製造工程の例を示し
、それぞれが半導体基板の断面図、第４図（Ａ）〜（Ｄ
Ｊは本発明の実施例による半導体装置の製造工程を示し
、それぞれが半導体基板の断面図、 第５図（Ａ）、（Ｂ）は本発明の実施例による実験例を
示し、第５図（Ａ）は断面ＳＥＭ像のスケッチ、第５図
（Ｂ）は平面像のスケッチ、第６図は本発明の他の実施
例を示す平面図である。 図において、 １　　　　　半導体装置 化合物の絶縁物領域 ゲート絶縁膜 ソース領域 ドレイン領域 チャネル領域 ゲート電極 シリコン基板 フィールドオキサイド 厚いゲート酸化膜 ソース領域 ドレイン領域 チャネル領域 ゲート電極 パッド酸化膜 窒化膜 薄いゲート酸化膜 厚い酸化膜 チャネル領域 ゲート電極 シリコン基板 （Ａ）高耐圧素子平面図 ｔｃ （Ｂ）横断面図 第１図 ６３、６３ａ フィールドオキサイド ゲート酸化膜 ソース領域 ドレイン領域 チャネル領域 ゲート電極 パッド酸化膜 窒化膜 厚いゲート酸化膜 レジストマスク 薄いゲート酸化膜 （Ａ）平面図 第２図 （Ａ）窒化膜マスクＢ成 従来技術■ 第３図（そのｌ） （Ｃ）マスク除去 （Ｄ）厚いゲート酸化層形成 （Ｅ）厚いゲート酸化ＮＩＬ択踪六 ＣＦ）薄いゲー）！（？Ｊ影形 成３図（その２） （Ａ）マスク形成 （Ｂ）フィールド酸化 （Ｃ）マスク除去 （Ｄ）薄い酸化層形成 第４図

Claims (1)

1. 【特許請求の範囲】 （１）、１導電型の半導体素子領域表面部に互いに対向
   して形成させた逆導電型のソース領域（４）とドレイン
   領域（５）、 前記半導体素子領域中の前記ソース領域（４）とドレイ
   ン領域（５）とに挾まれたチャネル領域（６）、 前記チャネル領域（６）上に形成された絶縁物領域であ
   って、前記ソース領域（４）とドレイン領域（５）とを
   結ぶ仮想チャネル中央線から離れるに従ってその厚さが
   徐々に増大する絶縁物領域（３）、 前記絶縁物領域上に形成されたゲート電極 （９）を有する高耐圧絶縁ゲート電界効果トランジスタ
   を含む半導体装置。 （２）、前記チャネル領域（６）が一対のソース領域（
   ４）とドレイン領域（５）とを接続する複数個の単位チ
   ャネル領域で形成され、前記絶縁物領域（３）と前記ゲ
   ート電極（９）とが各単位チャネル領域に設けられてい
   る請求項１記載の半導体装置。 （３）、さらに前記絶縁物領域（３）の中央部厚さより
   も薄い一様な厚さのゲート絶縁膜を備えた低耐圧絶縁ゲ
   ート電界効果トランジスタを含む請求項１記載の半導体
   装置。 （４）、チャネル領域上に配置した所定幅の第１部分（
   ２１ａ）及びソース領域とドレイン領域上に配置したよ
   り大きな幅の第２部分を含むマスク層を半導体基板表面
   上に形成する工程（第４図（Ａ）の工程）と、 半導体基板表面に化学反応を生じさせて化合物の絶縁物
   を形成し、前記所定幅の第１部分ではマスク層の両側か
   ら入り込む化合物の絶縁物層が互いに接触するようにし
   、前記第２部分の周囲ではアイソレーションに十分な厚
   さの化合物の絶縁物領域を形成させるようにする工程（
   第４図（Ｂ）の工程）と、 前記マスク層を除去する工程（第４図（Ｃ）の工程）と
   、 前記チャネル領域上の化合物の絶縁物層の上にゲート電
   極を形成し、前記ソース領域と前記ドレイン領域に所定
   の導電性を付与する工程とを有する半導体装置の製造方
   法。 （５）、前記マスク層形成工程が、別の素子領域ではチ
   ャネル領域上により幅の広いマスク層を形成し、前記化
   合物の絶縁物層形成工程が別の素子領域のチャネル領域
   上では両側から入り込む化合物の絶縁物層が互いに接触
   せず所定距離離されている請求項３記載の半導体装置の
   製造方法。