JPH02189666A - マイクロコンピュータの制御回路 - Google Patents
マイクロコンピュータの制御回路Info
- Publication number
- JPH02189666A JPH02189666A JP1057189A JP1057189A JPH02189666A JP H02189666 A JPH02189666 A JP H02189666A JP 1057189 A JP1057189 A JP 1057189A JP 1057189 A JP1057189 A JP 1057189A JP H02189666 A JPH02189666 A JP H02189666A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- signal
- circuit
- address
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータの制御回路に関する。
ダイレクトメモリアクセス機能（以下これをＤＭＡ機能
という）を有するマイクロコンピュータシステムを構成
するためには、従来は、ＤＭＡ機能を有するマイクロプ
ロセッサユニット（以下コれをＭＰＵという）を使用す
るのを前提としている。
という）を有するマイクロコンピュータシステムを構成
するためには、従来は、ＤＭＡ機能を有するマイクロプ
ロセッサユニット（以下コれをＭＰＵという）を使用す
るのを前提としている。
ＤＭＡ機能を有するＭＰＵは、これを有しないものに比
べて一般的に高価であり、従ってこれを使用したマイク
ロコンピュータシステムもまた高価になるという欠点を
有してる０例えば、ＤＭＡ機能を有しない８ビツトＭＰ
Ｕと、ＤＭＡ機能を有する１６ビツトＭＰＵとがあり、
マイクロコンピュータシステム（システム）の設計条件
としてＤＭＡ機能が必須であるとすれば、処理能力とし
ては８ビツトで充分であるときでも、ＭＰＵとしてはＤ
ＭＡ機能を有する１６ビツトＭＰＵを選択することとな
り、これに伴ってシステムに使用するメモリも１６ビツ
ト幅を有するものを使用しなければならず、全体として
高価なシステムとなる。
べて一般的に高価であり、従ってこれを使用したマイク
ロコンピュータシステムもまた高価になるという欠点を
有してる０例えば、ＤＭＡ機能を有しない８ビツトＭＰ
Ｕと、ＤＭＡ機能を有する１６ビツトＭＰＵとがあり、
マイクロコンピュータシステム（システム）の設計条件
としてＤＭＡ機能が必須であるとすれば、処理能力とし
ては８ビツトで充分であるときでも、ＭＰＵとしてはＤ
ＭＡ機能を有する１６ビツトＭＰＵを選択することとな
り、これに伴ってシステムに使用するメモリも１６ビツ
ト幅を有するものを使用しなければならず、全体として
高価なシステムとなる。
本発明のマイクロコンピュータの制御回路は、ダイレク
トメモリアクセス機能を有しないマイクロプロセッサユ
ニットと、命令実行アドレスにアドレスジャンプを行う
ための命令コードを出力する命令発生回路と、前記マイ
クロプロセッサユニットの動作を指示する制御プログラ
ムを内蔵する読出し専用メモリと、前記命令発生回路か
らの命令コード信号と前記読出し専用メモリからの制御
プログラム信号とを入力してそれらのうちの一方を選択
してデータバスに出力する選択回路と、前記マイクロプ
ロセッサユニットのメモリサイクルを監視してその各命
令サイクルの始まりのタイミングを検出して監視信号を
出力する監視回路と、ダイレクトメモリアクセスの実行
を要求するＤＭＡ要求信号と前記監視信号とを入力して
前記選択回路に対して選択信号を送出する制御回路とを
備えている。
トメモリアクセス機能を有しないマイクロプロセッサユ
ニットと、命令実行アドレスにアドレスジャンプを行う
ための命令コードを出力する命令発生回路と、前記マイ
クロプロセッサユニットの動作を指示する制御プログラ
ムを内蔵する読出し専用メモリと、前記命令発生回路か
らの命令コード信号と前記読出し専用メモリからの制御
プログラム信号とを入力してそれらのうちの一方を選択
してデータバスに出力する選択回路と、前記マイクロプ
ロセッサユニットのメモリサイクルを監視してその各命
令サイクルの始まりのタイミングを検出して監視信号を
出力する監視回路と、ダイレクトメモリアクセスの実行
を要求するＤＭＡ要求信号と前記監視信号とを入力して
前記選択回路に対して選択信号を送出する制御回路とを
備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すブロック図である
。
。
第１図において、１はマイクロプロセッサユニット（Ｍ
ＰＵ）であり、このＭＰＵＩはＤＭＡ機能は有していな
い。２は命令発生回路で、現在の命令アドレスに相対ア
ドレスジャンプ（Ｊｕｎｐ Ｒｅｒａｔｉｖｅ ）をす
る命令コードを発生する。３は読出し専用メモリ（ＲＯ
Ｍ）で、ＭＰＵ１の制御プログラムを内蔵している。４
は選択回路で、命令発生回路２からの命令コード信号２
２と、ＲＯＭ３からの制御プログラム信号２３のうちの
いずれか一方を選択してデータバス２１に出力する。選
択回路４の出力信号の選択は、制御回路７からの選択信
号２６によって行われる。５はデータバス２１に接続さ
れるＲＯＭ３以外の素子を総称したもので、ここではデ
ータバス接続素子と呼称する。
ＰＵ）であり、このＭＰＵＩはＤＭＡ機能は有していな
い。２は命令発生回路で、現在の命令アドレスに相対ア
ドレスジャンプ（Ｊｕｎｐ Ｒｅｒａｔｉｖｅ ）をす
る命令コードを発生する。３は読出し専用メモリ（ＲＯ
Ｍ）で、ＭＰＵ１の制御プログラムを内蔵している。４
は選択回路で、命令発生回路２からの命令コード信号２
２と、ＲＯＭ３からの制御プログラム信号２３のうちの
いずれか一方を選択してデータバス２１に出力する。選
択回路４の出力信号の選択は、制御回路７からの選択信
号２６によって行われる。５はデータバス２１に接続さ
れるＲＯＭ３以外の素子を総称したもので、ここではデ
ータバス接続素子と呼称する。
具体的には、ランダムアクセスメモリ（ＲＡＭ）や入出
力ボート（Ｉ１０ボート）やタイマーや割込制御回路等
である。６は監視回路で、ＭＰＵ １の種々の制御信号
を元にＭＰＵ１のメモリサイクルの動きを監視して各命
令サイクルの始まるタイミングを検出する。監視回路６
の出力の監視信号２４は、ＭＰＵ１の各命令サイクルに
対して、第一回目のメモリサイクルの期間中だけハイレ
ベルとなる信号である。７は制御回路で、監視信号２４
およびＤＭＡ要求信号２５によって選択回路４に対して
選択信号２６を出力する。
力ボート（Ｉ１０ボート）やタイマーや割込制御回路等
である。６は監視回路で、ＭＰＵ １の種々の制御信号
を元にＭＰＵ１のメモリサイクルの動きを監視して各命
令サイクルの始まるタイミングを検出する。監視回路６
の出力の監視信号２４は、ＭＰＵ１の各命令サイクルに
対して、第一回目のメモリサイクルの期間中だけハイレ
ベルとなる信号である。７は制御回路で、監視信号２４
およびＤＭＡ要求信号２５によって選択回路４に対して
選択信号２６を出力する。
第２図は、第１図の実施例の動作を示すタイムチャート
で、（ａ）はＤＭＡ要求信号を入力した場合のタイムチ
ャート、（ｂ）はＤＭＡ要求信号を入力しない場合のタ
イムチャートである。
で、（ａ）はＤＭＡ要求信号を入力した場合のタイムチ
ャート、（ｂ）はＤＭＡ要求信号を入力しない場合のタ
イムチャートである。
ＤＭＡ要求信号２５を入力しない場合は、第２図（ｂ）
に示すように、ＭＰＵ１はく命令＃１）を実行したのち
、直ちに（命令＃２）を実行する。一方ＤＭＡ要求信号
２５を入力した場合は、第２図（ａ）に示すように、Ｍ
ＰＵＩは（命令＃１）を実行したのち、メモリサイクル
の３回分の時間をおいて（命令＃２）を実行する。（命
令＃１）と（命令＃２）との間にある（°“Ｊ Ｒ＊
”命令）は、現在の命令アドレスに相対アドレスジャン
プ（Ｊｕｎｐ Ｒｅｒａｔｉｖｅ ）を行わせる命令で
ある。
に示すように、ＭＰＵ１はく命令＃１）を実行したのち
、直ちに（命令＃２）を実行する。一方ＤＭＡ要求信号
２５を入力した場合は、第２図（ａ）に示すように、Ｍ
ＰＵＩは（命令＃１）を実行したのち、メモリサイクル
の３回分の時間をおいて（命令＃２）を実行する。（命
令＃１）と（命令＃２）との間にある（°“Ｊ Ｒ＊
”命令）は、現在の命令アドレスに相対アドレスジャン
プ（Ｊｕｎｐ Ｒｅｒａｔｉｖｅ ）を行わせる命令で
ある。
このメモリサイクル３回分の間にＤＭＡを実行する。
第３図は、本発明の第二の実施例を示すブロック図であ
る。
る。
第３図において、１１はＭＰＵであり、このＭＰＵＬＬ
はＤＭＡ機能は有していない、１２は命令発生回路で、
現在の命令アドレスに絶対アドレスジャンプ（＾ｂｓｏ
ｌｕｔｅ Ａｄｄｒｅｓ Ｊｕｎｐ ）をする命令コ
ードを発生する。このための絶対アドレスは、番地保持
回路１８から絶対アドレス信号３８によって入力する。
はＤＭＡ機能は有していない、１２は命令発生回路で、
現在の命令アドレスに絶対アドレスジャンプ（＾ｂｓｏ
ｌｕｔｅ Ａｄｄｒｅｓ Ｊｕｎｐ ）をする命令コ
ードを発生する。このための絶対アドレスは、番地保持
回路１８から絶対アドレス信号３８によって入力する。
１３は読出し専用メモリ（ＲＯＭ）で、ＭＰＵＩＩの制
御プログラムを内蔵している。１４は選択回路で、命令
発生回路１２からの命令コード信号３２とＲＯＭ１３か
らの制御プログラム信号３３のうちのいずれか一方を選
択してデータバス３１に出力する。選択回路１４の出力
信号の選択は、制御回路１７からの選択信号３６によっ
て行われる。１５はデータバス３１に接続されるＲ、０
Ｍ１３以外の素子を総称したもので、ここではデータバ
ス接続素子と呼称する。具体的には、ランダムアクセス
メモリ（ＲＡＭ）や入出力ボート（Ｉ１０ボート）やタ
イマーや割込制御回路等である。１６は監視回路で、Ｍ
ＰＵ １１の種々の制御信号を元にＭＰＵＩＩのメモリ
サイクルの動きを監視して各命令サイクルの始まるタイ
ミングを検出する。監視回路１６の出力の監視信号３４
は、ＭＰＵＩＩの各命令サイクルに対して、第一回目の
メモリサイクルの期間中だけハイレベルとなる信号であ
る。１７は制御回路で、監視信号３４およびＤＭＡ要求
信号３５によって選択回路１４に対して選択信号３６を
出力する。
御プログラムを内蔵している。１４は選択回路で、命令
発生回路１２からの命令コード信号３２とＲＯＭ１３か
らの制御プログラム信号３３のうちのいずれか一方を選
択してデータバス３１に出力する。選択回路１４の出力
信号の選択は、制御回路１７からの選択信号３６によっ
て行われる。１５はデータバス３１に接続されるＲ、０
Ｍ１３以外の素子を総称したもので、ここではデータバ
ス接続素子と呼称する。具体的には、ランダムアクセス
メモリ（ＲＡＭ）や入出力ボート（Ｉ１０ボート）やタ
イマーや割込制御回路等である。１６は監視回路で、Ｍ
ＰＵ １１の種々の制御信号を元にＭＰＵＩＩのメモリ
サイクルの動きを監視して各命令サイクルの始まるタイ
ミングを検出する。監視回路１６の出力の監視信号３４
は、ＭＰＵＩＩの各命令サイクルに対して、第一回目の
メモリサイクルの期間中だけハイレベルとなる信号であ
る。１７は制御回路で、監視信号３４およびＤＭＡ要求
信号３５によって選択回路１４に対して選択信号３６を
出力する。
１８は番地保持回路で、監視信号３４のタイミングによ
ってアドレスバス３７に出力された現在の命令アドレス
情報を保持し、これを絶対アドレス信号３８として命令
発生回路１２に送出する。
ってアドレスバス３７に出力された現在の命令アドレス
情報を保持し、これを絶対アドレス信号３８として命令
発生回路１２に送出する。
第４図は第３図の実施例の動作を示すタイムチャートで
、（ａ）はＤＭＡ要求信号を入力した場合のタイムチャ
ート、（ｂ）はＤＭＡ要求信号を入力しない場合のタイ
ムチャートである。
、（ａ）はＤＭＡ要求信号を入力した場合のタイムチャ
ート、（ｂ）はＤＭＡ要求信号を入力しない場合のタイ
ムチャートである。
ＤＭＡ要求信号３５を入力しない場合は、第４図（ｂ）
に示すように、ＭＰＵＩＩはく命令＃１）を実行したの
ち、直ちに（命令＃２）を実行する。一方ＤＭＡ要求信
号２５を入力した場合は、第４図（ａ）に示すように、
ＭＰＵＩＩはく命令＃１）を実行したのち、メモリサイ
クルの４回分の時間をおいて（命令＃２）を実行する。
に示すように、ＭＰＵＩＩはく命令＃１）を実行したの
ち、直ちに（命令＃２）を実行する。一方ＤＭＡ要求信
号２５を入力した場合は、第４図（ａ）に示すように、
ＭＰＵＩＩはく命令＃１）を実行したのち、メモリサイ
クルの４回分の時間をおいて（命令＃２）を実行する。
（命令＃１）とく命令＃２）との間に（“Ｊ＊″命令）
が２回実行される。この（”Ｊ＊”命令）は、絶対アド
レスジャンプ（＾ｂｓｏｌｕｔｅ ＡｄｄｒｅｓＪｕｎ
ｐ）命令によって現在の命令アドレスへのジャンプを実
行するものである。現在の命令アドレスは、監視信号３
４がハイレベルのときにアドレスバス３７に示されるの
で、これを取込んで（“Ｊ＊゛′命令〉の命令コードに
組入れる０本実施例におけるＭＰＵＩＩは、（”Ｊ＊”
命令）を１回実行するために２回分のメモリサイクルを
使用するようにしたものである。従って、第４図のタイ
ムチャートでは、動作を開始して３回目のメモリサイク
ルのときにＤＭＡ要求信号３５がローレベルになるが、
メモリサイクルの４回目にも動作が実行される。
が２回実行される。この（”Ｊ＊”命令）は、絶対アド
レスジャンプ（＾ｂｓｏｌｕｔｅ ＡｄｄｒｅｓＪｕｎ
ｐ）命令によって現在の命令アドレスへのジャンプを実
行するものである。現在の命令アドレスは、監視信号３
４がハイレベルのときにアドレスバス３７に示されるの
で、これを取込んで（“Ｊ＊゛′命令〉の命令コードに
組入れる０本実施例におけるＭＰＵＩＩは、（”Ｊ＊”
命令）を１回実行するために２回分のメモリサイクルを
使用するようにしたものである。従って、第４図のタイ
ムチャートでは、動作を開始して３回目のメモリサイク
ルのときにＤＭＡ要求信号３５がローレベルになるが、
メモリサイクルの４回目にも動作が実行される。
以上説明したように、本発明のマイクロコンピュータの
制御回路は、ＤＭＡ機能は有していないＭＰＵを使用し
てマイクロコンピュータシステムを構成するとき、現在
の命令アドレスにジャンプする命令を挿入して命令アド
レスが進まないようにすることができるため、ＤＭＡの
タイミングを作ることができるという効果がある。
制御回路は、ＤＭＡ機能は有していないＭＰＵを使用し
てマイクロコンピュータシステムを構成するとき、現在
の命令アドレスにジャンプする命令を挿入して命令アド
レスが進まないようにすることができるため、ＤＭＡの
タイミングを作ることができるという効果がある。
第１図は本発明の第一の実施例を示すブロック図、第２
図は第１図の実施例の動作を示すタイムチャート、第３
図は本発明の第二の実施例を示すブロック図、第４図は
第３図の実施例の動作を示すタイムチャートである。 １・１１・・・・・・ＭＰＵ、２・１２・・・・・・命
令発生回路、３・１３・・・・・・ＲＯＭ、４・１４・
・・・・・選択回路、５・１５・・・・・・データバス
接続素子、６・１６・・・・・・監視回路、７・１７・
・・・・・制御回路、１８・・・・・・番地保持回路、
２１・３１・・・・・・データバス、２５・３５・・・
・・・ＤＭＡ要求信号、３７・・・・・・アドレスバス
。
図は第１図の実施例の動作を示すタイムチャート、第３
図は本発明の第二の実施例を示すブロック図、第４図は
第３図の実施例の動作を示すタイムチャートである。 １・１１・・・・・・ＭＰＵ、２・１２・・・・・・命
令発生回路、３・１３・・・・・・ＲＯＭ、４・１４・
・・・・・選択回路、５・１５・・・・・・データバス
接続素子、６・１６・・・・・・監視回路、７・１７・
・・・・・制御回路、１８・・・・・・番地保持回路、
２１・３１・・・・・・データバス、２５・３５・・・
・・・ＤＭＡ要求信号、３７・・・・・・アドレスバス
。
Claims (1)
- ダイレクトメモリアクセス機能を有しないマイクロプ
ロセッサユニットと、命令実行アドレスにアドレスジャ
ンプを行うための命令コードを出力する命令発生回路と
、前記マイクロプロセッサユニットの動作を指示する制
御プログラムを内蔵する読出し専用メモリと、前記命令
発生回路からの命令コード信号と前記読出し専用メモリ
からの制御プログラム信号とを入力してそれらのうちの
一方を選択してデータバスに出力する選択回路と、前記
マイクロプロセッサユニットのメモリサイクルを監視し
てその各命令サイクルの始まりのタイミングを検出して
監視信号を出力する監視回路と、ダイレクトメモリアク
セスの実行を要求するＤＭＡ要求信号と前記監視信号と
を入力して前記選択回路に対して選択信号を送出する制
御回路とを備えることを特徴とするマイクロコンピュー
タの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057189A JP2841405B2 (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057189A JP2841405B2 (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189666A true JPH02189666A (ja) | 1990-07-25 |
| JP2841405B2 JP2841405B2 (ja) | 1998-12-24 |
Family
ID=11753924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057189A Expired - Fee Related JP2841405B2 (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841405B2 (ja) |
-
1989
- 1989-01-18 JP JP1057189A patent/JP2841405B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2841405B2 (ja) | 1998-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02156334A (ja) | 情報処理装置 | |
| JPH02189666A (ja) | マイクロコンピュータの制御回路 | |
| JPH02189667A (ja) | マイクロコンピュータの制御回路 | |
| JPH04359323A (ja) | マイクロコンピュータ | |
| KR100240963B1 (ko) | 피엘씨 장치 및 제어방법 | |
| JPS61282946A (ja) | プログラマプルコントロ−ラ | |
| JP2693598B2 (ja) | ディジタルシグナルプロセッサのプログラム実行制御装置 | |
| JPS61151745A (ja) | 割込処理方式 | |
| JPS6224325A (ja) | 演算処理装置 | |
| JPH02263256A (ja) | マイクロコンピュータ及びコントローラ | |
| JPS63155330A (ja) | マイクロプログラム制御装置 | |
| JPS61226839A (ja) | イベント処理方式 | |
| JPS6379162A (ja) | コプロセツサデ−タ転送制御方式 | |
| JPS6059442A (ja) | 制御装置 | |
| JPH0683671A (ja) | 半導体装置の動作監視回路 | |
| JPS62248043A (ja) | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 | |
| JPS6285348A (ja) | シグナルプロセツサの自己監視回路 | |
| JPS60189037A (ja) | プログラマブルコントロ−ラの特殊ユニツト | |
| JPH047739A (ja) | 命令実行時間制御方式 | |
| JPH04162150A (ja) | ウォッチドッグタイマ制御回路 | |
| JPH01211001A (ja) | マイクロプロセッサを用いた制御装置 | |
| JPH0330028A (ja) | シグナルプロセッサ | |
| JPH03130832A (ja) | 割込み制御装置 | |
| JPH05233026A (ja) | マイクロコンピュータ回路 | |
| JPH06222960A (ja) | Ｃｐｕリセット回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071023 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081023 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |