JPH02189968A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体記憶装置及びその製造方法に関するも
のであり、更に詳しく言えば、溝掘り技術を応用した高
集積、高性能のグイナミックランダアクセスメモリ（Ｄ
ＲＡＭ）セルの構造と、その形成方法に関するものであ
る。

（ロ）従来の技術 第３図（、）、　（ｂ）は、従来例に係る説明図である
。

同図（、）は、公開特許公報　特開昭６３−１６４４５
９に見られるような１つの溝部内に一対の蓄積キヤパシ
タと、その上部に一対の転送トランジスタとを構成した
半導体記憶装置を示している。図において、一対の蓄積
キヤパシタ（Ｃ１１，Ｃｌ２）は、Ｐ型Ｓｉ基板（２１
）の溝部（２６）内に形成された対向電極（２２）と、
容量絶縁膜（２３）と、蓄積電極（２４ａ、２４ｂ）か
ら成ル。

転送トランジスタ（１１１，１１２）は、ゲート（Ｇ１
１、Ｇ１２）、ソース（５１１，５１２＞及び共通ドレ
イン（Ｄ）から成る。

蓄積電極（２４ａ、　２４ｂ）と、転送トランジスタ（
Ｔ１１。

Ｔ１２）のソース（５１１，５１２）とは、蓄積電極（
２４ａ、　２４ｂ）の絶縁膜（２５）に設けられた接続
領域により接合されてる。

Ｗはセル間距離であり、一対の蓄積キャパシタ（Ｃ１１
，Ｃｌ２）の蓄積電極（２４ａ、　２４ｂ）間の距離で
ある。

同図（ｂ）は、従来例に係る半導体記憶装置の等価回路
図を示している。

図において、蓄積キヤパシタ（Ｃ１１、Ｃｌ２）は、そ
れぞれ転送トランジスタ（Ｔ１１、Ｔｌ２）に接続され
、１組のＤＲＡＭを構成する。

くハ）発明が解決しようとする課題 ところで従来例によれば、一対の蓄積キヤパシタ（Ｃ１
１，Ｃｌ２）は、１つの溝部（２６〉内に、蓄積電極（
２４ａ）と、蓄積電極（２４ｂ）とがセル間距離Ｗを保
持した状態により設けられている。

このため半導体集積回路装置の微細化に伴って、セル間
距離Ｗを小さくすると、溝部り２６）の底面のみの蓄積
電極となるポリシリコン層をホトリソ技術により除去す
ることが極めて困難となる。

また、各蓄積キヤパシタ（Ｃ１１）や（Ｃ１２）は、蓄
積電極（２４ａ、　２４ｂ）と、対向電極（２２）に挾
まれた容量絶縁膜り２３）から構成される。

このため、微細化と共に蓄積キャパシタに蓄えられる電
荷量も減少している。これにより、ＤＲＡＭのデータ記
憶性能が低下するという問題点がある。

本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、蓄積キャパシタ間の電流リークの発生を抑制し
、蓄積容量を倍化させることを可能とする半導体記憶装
置及びその製造方法の提供を目的とする。

（ニ）課題を解決するための手段 本発明の半導体記憶装置及びその製造方法を第１．２図
に示すように、その装置は、素子分離をした半導体基板
（１）に２組の溝部（３ａ、　３ｂ、　１３ａ、　１３
ｂ）が分離して設けられ、 前記基板（１）の第１の溝部（３ａ）に設けられた第１
の蓄積キャパシタ（Ｃ１）と、 前記基板（１）の第２の溝部（３ｂ）に設けられた第２
の蓄積キャパシタ（Ｃ２）と、 前記第１，２の溝部（３ａ、　３ｂ）の間の基板（１）
に設けられた一対の転送トランジスタ（１１，Ｉ２）と
を具備し、 前記各転送トランジスタ（Ｔ１、Ｉ２）は基板（１）に
達する第３，４の溝部（１３ａ、　１３ｂ）に設けられ
たゲート電極（Ｇ１、Ｇ２）と、各溝部（３ａ、　３ｂ
、　１３ａ、　１３ｂ）によって画定される半導体基板
（１）の領域に設けられた第１，２のソース（ＳＬ、５
２）と、共通ドレイン（Ｄ）から成り、 前記第１の蓄積キャパシタ（Ｃ１）は、転送トランジス
タ（Ｔ１）のソース（Ｓ１）から延在する第１の蓄積電
極（９ａ）と、 前記蓄積電極（９ａ）と、第１，３の容量絶縁膜（７ａ
、　１０ａ）を介して対向する第１及び２の対向電極（
５ａ、　１１ａ）から成り、 前記第２の蓄積キャパシタ（Ｃ２）は、転送トランジス
タ（Ｔ２）のソース（Ｓ２）から延在する第２の蓄積電
極（９ｂ）と、 前記蓄積電極（９ｂ）と、第２，４の容量絶縁膜（７ｂ
、ｔａｂ）を介して対向する第２及び４の対向電極（５
ｂ、　１１ｂ）から成ることを特徴とし、半導体基板（
１）の素子分離をして、第１の蓄積キャパシタ形成領域
（ＣＡＩ）と、転送トランジスタ形成領域（ＴＡ）と、
第２の蓄積キャパシタ形成領域一 （ＣＡ２）とを画定する工程と、 前記第１，２の蓄積キャパシタ形成領域（ＣＡ１．ＣＡ
２）の半導体基板（１）の溝掘りをして、第１，２の溝
部（３ａ、　３ｂ）を形成し、その後、第１，２の溝部
（３ａ、　３ｂ）の内面に絶縁性の第１の膜（４）を形
成する工程と、 前記基板（１）の転送トランジスタ形成領域（ＴＡ）以
外の領域に、選択的に導電性の第１の膜（５）を成長し
て、第１，２の対向電極（５ａ、５ｂ）を形成する工程
と、 前記第１，２の対向電極（５ａ、　５ｂ）の外面に第１
．２の容量絶縁膜（７ａ、　７ｂ）を形成する工程と、
前記転送トランジスタ形成領域（ＴＡ）の半導体基板（
１）を露出する工程と、 前記第１，２の容量絶縁膜（７ａ、　７ｂ）と、転送ト
ランジスタ形成領域（ＴＡ）に、導電性の第２の膜（９
）を成長して、第１，２の蓄積電極（９ａ、　９ｂ）を
形成する工程と、 前記第１，２の蓄積電極（９ａ、　９ｂ）の外面に第３
の容量絶縁膜（１０）を形成する工程と、前記容量絶縁
膜（１０）上に選択的に導電性の第３の膜（１１）を成
長して、第１，２の対向電極（５ａ、　５ｂ）に接続す
る第３，４の対向電極（１１ａ、　１１ｂ）を形成する
工程と、 前記第１．２．３及び４の対向電極（５ａ、　５ｂ、　
１１ａ、　１１ｂ＞の外面に絶縁性の第２の膜（１２）
を形成する工程と、 前記転送トランジスタ形成領域（ＴＡ）の第２の膜（１
２）を選択的に溝掘りをして、前記基板（１）に達する
第３，４の溝部（１３ａ、　１３ｂ）を形成する工程と
、 前記第３，４の溝部（１３ａ、　１３ｂ）にそれぞれ設
けたゲート電極（Ｇ１．Ｇ２）と、前記第１の蓄積電極
（５ａ）に接続される第１のソース（ｓ１）と、前記第
２の蓄積電極（５ｂ）に接続される第２のソース（ｓ２
）と、ビット線（Ｂ１）に接続される共通ドレイン（Ｄ
）から成る転送トランジスタ（１１，Ｉ２）を形成する
工程を有することを特徴とし、上記目的を達成する。

（＊）作用 本発明によれば蓄積キャパシタ（Ｃ１，Ｃ２）は、転送
トランジスタ（Ｔ１．Ｉ２）の挟間した第１の溝部く３
ａ、、３ｂ）に設けられている。

このため第１の溝部（３ａ）の第１の蓄積キャパシタ（
Ｃ１）と、第２の溝部（３ｂ）の第２の蓄積キャパシタ
（Ｃ２）とは、従来のようなセル間距離の大小に無関係
とすることができる。

これにより、第１の溝部（３ａ）および第２の溝部（３
ｂ）の底面のポリシリコン層を選択的に除去する極めて
高精度のホトリソ技術を使用する必要がなくなる。

また、本発明によれば、第１，２の蓄積キャパシタ（Ｃ
１，Ｃ２）は、それぞれ、蓄積電極（９ａ、　９ｂ）を
共通蓄積電極とすれば、対向電極（５ａ、５ｂ）と容量
絶縁膜（７ａ、　７ｂ）により蓄積キャパシタ（ＣＯ１
、Ｃ０３）を形成することができる。また、対向電極（
１１ａ、　１１ｂ）と、容量絶縁膜（１０ａ、　１０ｂ
）により蓄積キャパシタ（ＣＯ２，ＣＯ４）を形成する
ことができる。

これにより、転送トランジスタ（Ｔ１）に接続される第
１の蓄積キャパシタ〈Ｃ１）は、蓄積キヘ・バシタ（ｃ
ｏｌ＋ｃＯ３）、第２の蓄積キヘ・パシク（Ｃ２）は蓄
積キャパシタ（ＣＯ２＋Ｃ０４）とすることができ、従
来の半導体記憶装置の構造に比べで、蓄積容量をそれぞ
れ２倍にすることが可能となる。

さらに、本発明の方法によれは、第１，２の蓄積電極（
９ａ、　９ｂ）と、共通ドしイン（Ｄ）の引出電極とは
、導電性の第２の膜（９）を第３，４の溝部（１３ａ。

１３ｂ）の形成によって、自動的に分離することができ
る。

これにより、形成工程の省略化を図ることが可能となる
。

（へ〉実施例 次に図を参照しながら本発明の実施例について説明する
。

第１，２図は、本発明の実施例に係る半導体記憶装置及
びその製造方法を説明する図であり、第１図（ａ）、　
（ｂ）は、本発明の実施例の半導体記憶装置に係る説明
図を示している。

同図（ａ）は、その構造を示す断面図である。図におい
て、（Ｃ１，Ｃ２）は蓄積キャパシタであり、フィール
ド絶縁膜（２〉により素子分離されたＰ型］　ｌ Ｓｉ基板（１）の溝部（３ａ、　３ｂ）に設けられてい
る。溝部（３ａ、　３ｂ）は、転送トランジスタ（Ｔ１
、Ｉ２）を挟間して配置されている。

蓄積キャパシタ（Ｃ１）は、内面に５１０２膜（４）が
形成された溝部（３ａ〉において、対向電極（５ａ）と
、容量絶縁膜（７ａ）と、転送トランジスタ（Ｔ１）の
ソース（Ｓｌ〉から延在する蓄積電！（９ａ）から成る
蓄積キ＼・パシタ（ＣＯＩ）と、蓄積電極（９ａ）を共
通にし、容量絶縁膜（１０ａ）と、対向電極（１１ａ）
から成る蓄積キヘ・パシク（ＣＯ３）から構成されてい
る。

また、蓄積キャパシタ（Ｃ２）は、同様に内面にＳｉ帆
膜＜４）が形成された溝部（３ｂ）において、対向電極
（５ｂ）と、容量絶縁膜（７ｂ）と、転送トランジスタ
（Ｔ２）のソース（Ｓ２）から延在する蓄積電極（９ｂ
）から成る蓄積キャパシタ（ＣＯ２）と、蓄積電極（９
ｂ）を共通にし、容量絶縁膜（１０ｂ）と、対向電極（
１１ｂ）から成る蓄積キャパシタ（ＣＯ４）から構成き
れている。

（Ｔｔ、１：２）は、転送トランジスタであり、蓄積キ
ャパシタ（Ｃ１）と（Ｃ２〉との間の領域に設げられて
いる。また、転送トランジスタ（ＴＩ、Ｉ２）は、絶縁
膜（１２，１，５＞、共通ドレイン（Ｄ）の引出電極を
貫き、Ｐ型Ｓｉ基板（１）に達する溝部（１３ａ、　１
３ｂ）にグー１〜電極（Ｇ１、Ｇ２）を具備している。

各転送トランジスタ（ＴＩ、Ｉ２）のソース（Ｓ１、Ｓ
２）、及び共通ドレイン（Ｄ）は、溝部（１３ａ、１．
３ｂ）の周辺のＰ型Ｓｉ基板（１）の表面領域に不純物
を拡散して形成されている。グー１−　（Ｇ１．Ｇ２）
は、それぞれ′ノード線に接続され、ソース（ｓｔ、ｓ
２）は、それぞれの蓄積キャパシタ（Ｃ１，Ｃ２）の蓄
積電極（７ａ、　７ｂ）に接続され、共通ドレイン（Ｄ
＞は、ビット線（Ｂ１）に接続されている。

同図（ｂ）は、本発明の実施例の半導体記憶装置の等価
回路図を示している。

図において、蓄積キャパシタ（Ｃ１）は、蓄積キャパシ
タ（ＣＯｔ）と（ＣＯ３）とにより、並列接続される。

また蓄積キャパシタ（Ｃ２）は、蓄積キャパシタ（Ｃ０
２）と（ＣＯ４）とにより、並列接続される。

これにより、従来に比べて蓄積容量の増大を図ることが
できる。

第２図（ａ）〜（ｉ）は、本発明の実施例に係る半導体
記憶装置の形成工程図である。

図において、まず、選択ＬＯＣＯ８法によりＰ型Ｓｉ基
板（１）を熱酸化して、フィールド酸化膜（２）を形成
する。これにより、第１の蓄積キャパシタ形成領域（Ｃ
Ａ１）、転送トランジスタ形成領域（ＴＡ）及び第２の
蓄積キャパシタ形成領域（ＣＡ２）を画定する（同図（
ａ））。

次に、溝掘り技術により、両蓄積キャパシタ形成領域（
ＣＡ１．ＣＡ２）ノＰ型Ｓｉ基板（１）を除去して、深
さ４〔μｍ〕程度の溝部（３ａ、　３ｂ）を形成する。

その後、溝部（３ａ、　３ｂ）（７）内面に膜厚２００
０［：入〕程度のＳｉへ膜（４）を形成する（同図（ｂ
））。

次いで、溝部（３ａ、　３ｂ）を形成したＰ型Ｓｉ基板
（１）の全面に減圧ＣＶＤ法により膜厚１５００（人〕
程度のポリＳｉ膜（５）を成長する。その後ＰＯＣ１，
を用いてリンを拡散して、ポリＳｉ膜（５）の活性化を
する。次に、転送トランジスタ形成領域（１”Ａ）以外
にレジスト膜（６ａ、　６ｂ）を形成して、ポリＳｉ膜
（５）のパターニングをする（同図（Ｃ））。

その後、ポリＳｉ膜（５）をパターニングした対向電極
（５ａ〉上に５ｉ０ｘ膜／　ｓｉＳ　Ｎ　４膜から成る
第１の容量絶縁膜（７）を形成する。次に、各蓄積キャ
パシタ形成領域（ＣＡＬ、ＣＡ２）にレジスト膜（８ａ
、　８ｂ）を形成し、容量絶縁膜（７）を選択的に除去
する。除去方法は、ウェットエツチング方法により行な
う。Ｓｉへ膜に対しては、ＨＦ（フッ酸）系の水溶液、
Ｓｉ。

Ｎ４膜に対しては、ホットリン酸の水溶液により行なう
。これにより、転送トランジスタ形成領域（ＴＡ）のＰ
型Ｓｉ基板（１）が露出し、第１の蓄積キャパシタ形成
領域（ＣＡ１）に容量絶縁膜（７ａ）、第２の蓄積キャ
パシタ形成領域（ＣＡ２）に容量絶縁膜（７ｂ）が形成
される（同図（ｄ））。

さらに、容量絶縁膜（７ａ、７ｂ）と、転送トランジス
タ形成領域（１’Ａ）を露出したＰ型Ｓｉ基板（１）の
全面に、減圧ＣＶＤ法により膜厚１５００［人〕程度の
ポリＳｉ膜（９）を成長する。その後、ポリＳｉ膜（９
）にＰＯＣＩ、をを用いて拡散する。その後熱処理して
ポリＳｉ膜（９）が活性化される。

次いで、活性化したポリＳｉ膜（９）をパターニングす
る。これにより、後の蓄積電極（９ａ、　９ｂ）と、共
通ドレイン（Ｄ）の引出電極が形成される。その後ポリ
Ｓｉ膜（９）の外面に５ｉ０ａ膜／　Ｓ　１８　Ｎ　４
膜からなる第２の容量絶縁膜（１０）を形成する。次い
で、レジスト膜をマスクにして、対向電極（５ａ、５ｂ
）上の一部の容量絶縁膜（１０）を選択的に除去する（
同図（ｅ））。

次いで、容量絶縁膜（１０）を形成したＰ型Ｓｉ基板（
１）に、減圧ＣＶＤ法により膜厚１５００［人〕程度の
ポリＳｉ膜（１１）を形成する。その活性化をして、レ
ジスト膜をマスクにして、ポリＳｉ膜（１１）をパター
ニングする。このとき、溝部（３ａ）の容量絶縁膜（１
０）上には対向電極（１１ａ）が形成される。同様に溝
部（３ｂ）の容量絶縁膜（１０）上には、対向電極（１
１ｂ）が形成される。また、対向電極（１１ａ、　１１
ｂ）と、対向電極（５ａ、　５ｂ）とは、このときに接
合される（同図（ｆ））。　なおＰ型Ｓｉ基板（１）表
面にはボＪＳｉ膜（９）よりリンが拡散されたＮ＋型不
純物領域が形成されている。

次に、対向電極（５ａ、　５ｂ、　Ｉｌａ、　１１ｂ）
上にＨＴ　Ｏ（Ｈｉｇｈ　Ｉｅｍｐｅｒａｔｕｒｅ　０
ｘｉｄｅ）膜又は減圧ＣＶＤ法によるＳｉへ膜（１２）
を形成する。その後、転送トランジスタ形成領域（ＴＡ
）のＨＴＯ膜（１２）上にレジスト膜をパターニングす
る。そして、溝掘り技術によりＨＴｏ膜（１２）、容量
絶縁膜（１０）、及びポリＳｉ膜（９）を貫き、Ｐ型Ｓ
ｉ基板（１）に達する一対の溝部（１３ａ。

１３ｂ〉を形成する。溝部（１３ａ、　１３ｂ）の深き
は、Ｐ型Ｓｉ基板（１）から０．６〔μｍ〕程度とする
。このとき、容量絶縁膜（１０）は、各蓄積キャパシタ
形成領域（ＣＡ１．ＣＡ２）に分割される（同図（ｇ）
）。

その後、溝部（１３ａ、　１３ｂ）の底面に膜厚２００
〔人〕程度のゲート酸化膜（１４）を形成する。前処理
として、溝部（１３ａ、　１３ｂ）にダミー酸化膜を形
成し、それを介して閾値電圧調整のイオン注入処理をし
ても良い。次に、ポリＳｉ膜を溝部（１３ａ、　１３ｂ
）に形成し、その後パターニングして、ゲート電極（Ｇ
１．Ｇ２）を形成する（同図（ｈ））。

その結果、蓄積電極（９ａ）に接続されるソース（Ｓ１
）と、蓄積電極（９ｂ）と接続されるソース（Ｓ２）と
、共通ドレイン（Ｄ＞を設けた転送トランジスタ（ＴＩ
、１２〉が形成される（同図（１））。

これ等の形成工程と、ゲート電極（Ｇ１、Ｇ２）を延在
したワード線上を絶縁し、その後共通ドレイン（Ｄ＞に
ビット線（Ｂ１）を形成する工程とを経ることにより、
第１図（ａ）に示すような構造の半導体記憶装置を製造
することができる。

このようにして、蓄積キャパシタ（ＣＩ、Ｃ２）は、転
送トランジスタ（１１，Ｔ２）の挟間した第１の溝部（
３ａ、　３ｂ）に設けられている。

このため第１の溝部（３ａ）の第１の蓄積キー＼・パシ
タ（Ｃ１）と、第２の溝部（３ｂ）の第２の蓄積キヘ・
バシタ（Ｃ２）とは、従来のようなセル間距離Ｗの大小
に無関係とすることができる。

これにより、従来のような第１の蓄積電極（９ａ）と第
２の蓄積電極（９ｂ）間の溝部底面でのホトリソ技術に
よる分離が不要となる。

また、本発明によれば、第１，２の蓄積キャパシタ（Ｃ
１，Ｃ２）は、それぞれ、蓄積電極（９ａ、　９ｂ）を
共通蓄積電極とすれば、対向電極（５ａ、５ｂ）と容量
絶縁膜（７ａ、　７ｂ）により形成される蓄積キヘ・バ
シタ（Ｃ０１、Ｃ０２）と、対向電極（１１ａ、　１１
ｂ）と、容量絶縁膜（１０ａ、１０ｂ）により形成され
る蓄積キャパシタ（ＣＯ３，Ｃ０４）とにより構成する
ことができる。

これにより、転送トランジスタ（Ｔ１）に接続される第
１の蓄積キャパシタ（Ｃ１）は、蓄積キャパシタ（ＣＯ
１＋Ｃ０３）、第２の蓄積キャパシタ（Ｃ２）は蓄積キ
ャパシタ（ＣＯ２＋　Ｃ０４）とすることができ、従来
の半導体記憶装置の構造に比べて、該装置の縮小化をし
ても常に蓄積容量をそれぞれ２倍にすることが可能とな
る。

さらに、第１，２の蓄積電極（９ａ、　９ｂ）と、共通
ドレイン（Ｄ）の引出電極とは、ポリＳｉ膜（９）を溝
部（１３ａ、　１３ｂ）の形成によって、自動的に分離
することができる。

これにより、形成工程の省略化を図ることか可能となる
。

（ト）発明の詳細 な説明したように本発明によれは、従来のようなセル間
距離に無関係に２つの溝部に分離して、それぞれの蓄積
キャパシタを形成することができる。

＋９− このため、従来のような蓄積キＡ・パシタ間の溝部底面
でのホトリソ技術による分離を不要にできる。

また、本発明によれば、従来に比べて蓄積容量を２倍に
することができる。

これにより、高集積、高性能の半導体記憶装置呂゛を製
造することが可能となる。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は、本発明の実施例の半導体言
（憶装置に係る断面図および等価回路図、第２１ｉ（ａ
）〜（ｉ）は、本発明の実施例に係る半導体記憶装置の
形成工程を説明する断面図、第３図（ａ）、（ｂ’）は
、従来例に係る半導体記憶装置の断面図およＯ・等価回
路図である。

Claims (2)

【特許請求の範囲】
1. （１）素子分離をした半導体基板（１）に２組の溝部（
   ３ａ、３ｂ、１３ａ、１３ｂ）が分離して設けられ、前
   記基板（１）の第１の溝部（３ａ）に設けられた第１の
   蓄積キャパシタ（Ｃ１）と、 前記基板（１）の第２の溝部（３ｂ）に設けられた第２
   の蓄積キャパシタ（Ｃ２）と、 前記第１、２の溝部（３ａ、３ｂ）の間の基板（１）に
   設けられた一対の転送トランジスタ（Ｔ１、Ｔ２）とを
   具備し、 前記各転送トランジスタ（Ｔ１、Ｔ２）は基板（１）に
   達する第３、４の溝部（１３ａ、１３ｂ）に設けられた
   ゲート電極（Ｇ１、Ｇ２）と、各溝部（３ａ、３ｂ、１
   ３ａ、１３ｂ）によって画定される半導体基板（１）の
   領域に設けられた第１、２のソース（Ｓ１、Ｓ２）と、
   共通ドレイン（Ｄ）から成り、 前記第１の蓄積キャパシタ（Ｃ１）は、転送トランジス
   タ（Ｔ１）のソース（Ｓ１）から延在する第１の蓄積電
   極（９ａ）と、 前記蓄積電極（９ａ）と、第１、３の容量絶縁膜（７ａ
   、１０ａ）を介して対向する第１及び２の対向電極（５
   ａ、１１ａ）から成り、 前記第２の蓄積キャパシタ（Ｃ２）は、転送トランジス
   タ（Ｔ２）のソース（Ｓ２）から延在する第２の蓄積電
   極（９ｂ）と、 前記蓄積電極（９ｂ）と、第２、４の容量絶縁膜（７ｂ
   、１０ｂ）を介して対向する第２及び４の対向電極（５
   ｂ、１１ｂ）から成ることを特徴とする半導体記憶装置
   。
2. （２）半導体基板（１）の素子分離をして、第１の蓄積
   キャパシタ形成領域（ＣＡ１）と、転送トランジスタ形
   成領域（ＴＡ）と、第２の蓄積キャパシタ形成領域（Ｃ
   Ａ２）とを画定する工程と、 前記第１、２の蓄積キャパシタ形成領域（ＣＡ１、ＣＡ
   ２）の半導体基板（１）の溝掘りをして、第１、２の溝
   部（３ａ、３ｂ）を形成し、その後、第１、２の溝部（
   ３ａ、３ｂ）の内面に絶縁性の第１の膜（４）を形成す
   る工程と、 前記基板（１）の転送トランジスタ形成領域（ＴＡ）以
   外の領域に、選択的に導電性の第１の膜（５）を成長し
   て、第１、２の対向電極（５ａ、５ｂ）を形成する工程
   と、 前記第１、２の対向電極（５ａ、５ｂ）の外面に第１、
   ２の容量絶縁膜（７ａ、７ｂ）を形成する工程と、前記
   転送トランジスタ形成領域（ＴＡ）の半導体基板（１）
   を露出する工程と、 前記第１、２の容量絶縁膜（７ａ、７ｂ）と、転送トラ
   ンジスタ形成領域（ＴＡ〉に、導電性の第２の膜（９）
   を成長して、第１、２の蓄積電極（９ａ、９ｂ）を形成
   する工程と、 前記第１、２の蓄積電極（９ａ、９ｂ）の外面に第３の
   容量絶縁膜（１０）を形成する工程と、 前記容量絶縁膜（１０）上に選択的に導電性の第３の膜
   （１１）を成長して、第１、２の対向電極（５ａ、５ｂ
   ）に接続する第３、４の対向電極（１１ａ、１１ｂ）を
   形成する工程と、 前記第１、２、３及び４の対向電極（５ａ、５ｂ、１１
   ａ、１１ｂ）の外面に絶縁性の第２の膜（１２）を形成
   する工程と、 前記転送トランジスタ形成領域（ＴＡ）の第２の膜（１
   ２）を選択的に溝掘りをして、前記基板（１）に達する
   第３、４の溝部（１３ａ、１３ｂ）を形成する工程と、 前記第３、４の溝部（１３ａ、１３ｂ）にそれぞれ設け
   たゲート電極（Ｇ１、Ｇ２）と、前記第１の蓄積電極（
   ５ａ）に接続される第１のソース（Ｓ１）と、前記第２
   の蓄積電極（５ｂ）に接続される第２のソース（Ｓ２）
   と、ビット線（ＢＬ）に接続される共通ドレイン（Ｄ）
   から成る転送トランジスタ（Ｔ１、Ｔ２）を形成する工
   程を有することを特徴とする半導体記憶装置の製造方法
   。