JPH0391957A - メモリ装置の製造方法 - Google Patents
メモリ装置の製造方法Info
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- JPH0391957A JPH0391957A JP1228618A JP22861889A JPH0391957A JP H0391957 A JPH0391957 A JP H0391957A JP 1228618 A JP1228618 A JP 1228618A JP 22861889 A JP22861889 A JP 22861889A JP H0391957 A JPH0391957 A JP H0391957A
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- Japan
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- film
- polycrystalline
- capacitive element
- conductive layer
- memory device
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、容量素子とアクセストランジスタとでメモリ
セルが構成されておりＤＲＡＭと称されているメモリ装
置の製造方法に関するものである。
セルが構成されておりＤＲＡＭと称されているメモリ装
置の製造方法に関するものである。
本発明は、上記の様なメモリ装置の製造方法において、
容量素子の一方の電極を構威する導電層とこの導電層を
アクセストランジスタのソース・ドレイン領域の広がる
方向で分離する層状体とを互いの側壁に接する様に順次
に複数回ずつ形成することによって、容量素子の容量が
大きいメモリ装置を容易に製造することができる様にし
たものである。
容量素子の一方の電極を構威する導電層とこの導電層を
アクセストランジスタのソース・ドレイン領域の広がる
方向で分離する層状体とを互いの側壁に接する様に順次
に複数回ずつ形成することによって、容量素子の容量が
大きいメモリ装置を容易に製造することができる様にし
たものである。
アクセストランジスタのゲート電極つまりワード線上に
も容量素子を形成したスタソクトキャパシタセルは、容
量素子の容量を大きくすることができるにも拘らず、従
来のブレーナセルの技術をそのまま応用でき製造が容易
であるので、ＤＲＡＭの主流になりつつある（例えば「
日経マイクロデバイス別冊弘１」日経マグロウヒル社（
１９８７．５）ｐ．１１７〜１３０）。
も容量素子を形成したスタソクトキャパシタセルは、容
量素子の容量を大きくすることができるにも拘らず、従
来のブレーナセルの技術をそのまま応用でき製造が容易
であるので、ＤＲＡＭの主流になりつつある（例えば「
日経マイクロデバイス別冊弘１」日経マグロウヒル社（
１９８７．５）ｐ．１１７〜１３０）。
ところが、上記文献に記載されている様な最も基本的な
スタックトキャバシタセルでは、ＤＲＡＭの微細化に伴
って所望容量の確保が難しくなってきている。
スタックトキャバシタセルでは、ＤＲＡＭの微細化に伴
って所望容量の確保が難しくなってきている。
これを解決するために、容量素子を立体的な構造にする
ことが必然的に要求されている。しかしこの様な構造は
、製造過程で破損し易かったりして、従来は容易には製
造することができなかった。
ことが必然的に要求されている。しかしこの様な構造は
、製造過程で破損し易かったりして、従来は容易には製
造することができなかった。
本発明によるメモリ装置の製造方法は、アクセストラン
ジスタの一方のソース・ドレイン領域１６ｂに接続する
様に第１の導電層２ｌを形戒する工程と、各々が前記一
方のソース・ドレイン領域１６ｂ上及びその近傍で側壁
を有し互いの前記側壁に接する層状体２２、２４と第２
の導電層２３、２５〜２７とを、前記第１の導電層２１
上において前記一方のソース・ドレイン領域１６ｂの広
がる方向へ順次に複数回ずつ形戒する工程と、前記層状
体２２、２４を除去する工程と、前記除去後の前記第１
及び第２の導電層２ｌ、２３、２５〜２７の表面に誘電
体膜３２を形成する工程と、前記誘電体膜３２を覆って
第３の導電層３３を形成する工程とを夫々具備し、前記
第１及び第２の導電層２１、２３〜２７を容量素子の一
方の電極とし、前記第３の導電ＪｉＩ３３を前記容量素
子の他方の電極とする様にしている。
ジスタの一方のソース・ドレイン領域１６ｂに接続する
様に第１の導電層２ｌを形戒する工程と、各々が前記一
方のソース・ドレイン領域１６ｂ上及びその近傍で側壁
を有し互いの前記側壁に接する層状体２２、２４と第２
の導電層２３、２５〜２７とを、前記第１の導電層２１
上において前記一方のソース・ドレイン領域１６ｂの広
がる方向へ順次に複数回ずつ形戒する工程と、前記層状
体２２、２４を除去する工程と、前記除去後の前記第１
及び第２の導電層２ｌ、２３、２５〜２７の表面に誘電
体膜３２を形成する工程と、前記誘電体膜３２を覆って
第３の導電層３３を形成する工程とを夫々具備し、前記
第１及び第２の導電層２１、２３〜２７を容量素子の一
方の電極とし、前記第３の導電ＪｉＩ３３を前記容量素
子の他方の電極とする様にしている。
本発明によるメモリ装置の製造方法では、層状体２２、
２４と第２の導電層２３、２５〜２７とを順次に形成す
ることを繰り返すだけで、容量素子の一方の電極と他方
の電極との対向面積が増加する。
２４と第２の導電層２３、２５〜２７とを順次に形成す
ることを繰り返すだけで、容量素子の一方の電極と他方
の電極との対向面積が増加する。
また、第２の導電層２３、２５〜２７を層状体２２、２
４の側壁に接する様に形成しているので、第２の導電層
２３、２５〜２７は塀状に形戒され、庇状等に形成され
る場合に比べて第２の導電層２３、２５〜２７が製造過
程で破損しにくい。
４の側壁に接する様に形成しているので、第２の導電層
２３、２５〜２７は塀状に形戒され、庇状等に形成され
る場合に比べて第２の導電層２３、２５〜２７が製造過
程で破損しにくい。
以下、本発明の第１〜第５実施例を、第１図〜第８図を
参照しながら説明する。
参照しながら説明する。
第１図及び第２図が、第１実施例を示している。
この第１実施例では、第ＩＡ図に示す様に、ＬＯＣＯＳ
法等によってＳｔ基板１１に素子分離用のＳｉ？．膜１
２をまず形成し、ワード線つまりアクセストランジスタ
のゲート電極のゲート絶縁膜になるＳｉＯ■膜１３をそ
の後に形成す．る。
法等によってＳｔ基板１１に素子分離用のＳｉ？．膜１
２をまず形成し、ワード線つまりアクセストランジスタ
のゲート電極のゲート絶縁膜になるＳｉＯ■膜１３をそ
の後に形成す．る。
そして、ポリサイド層１４をアクセストランジスタのゲ
ート電極のパターンにパターニングし、アクセストラン
ジスタのＬＤＤ構造のソース・ドレイン領域になるＮ一
領域１５ａ、１５ｂ及びＮ＋領域１６ａ、１６ｂをポリ
サイド層１４等に対して自己整合的に形戒する。なお、
ポリサイド層ｌ４の代りに多結晶Ｓｔ膜等を用いてもよ
い。
ート電極のパターンにパターニングし、アクセストラン
ジスタのＬＤＤ構造のソース・ドレイン領域になるＮ一
領域１５ａ、１５ｂ及びＮ＋領域１６ａ、１６ｂをポリ
サイド層１４等に対して自己整合的に形戒する。なお、
ポリサイド層ｌ４の代りに多結晶Ｓｔ膜等を用いてもよ
い。
その後、Ｎ Ｓ Ｃ （Ｎｏｎ Ｄｏｐｅｄ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）膜やＰＳＧ膜等である眉間絶縁
膜１７を堆積させ、Ｎ＋６Ｉ域１６ｂに達するコンタク
ト窓１８を眉間絶縁１１１１７に開口する。そして、２
０００〜４０００人程度の厚い多結晶ＳｉｌＩｊ！２１
を、Ｎ９領域１６ｂとコンタクトする様に堆積させる。
ｃａｔｅ Ｇｌａｓｓ）膜やＰＳＧ膜等である眉間絶縁
膜１７を堆積させ、Ｎ＋６Ｉ域１６ｂに達するコンタク
ト窓１８を眉間絶縁１１１１７に開口する。そして、２
０００〜４０００人程度の厚い多結晶ＳｉｌＩｊ！２１
を、Ｎ９領域１６ｂとコンタクトする様に堆積させる。
その後、ＮＳＣ膜２２を厚く堆積させ、このＮＳＣ膜２
２のうちで容量素子を形成すべき部分をＲＩＥで除去す
る。なお、ＮＳＣ膜２２の代りにＳＯＧ膜等を用いても
よい。そして更に、多結晶Ｓｉ膜２３を、多結晶Ｓｉ膜
２１とコンタクトする様に堆積させる。
２のうちで容量素子を形成すべき部分をＲＩＥで除去す
る。なお、ＮＳＣ膜２２の代りにＳＯＧ膜等を用いても
よい。そして更に、多結晶Ｓｉ膜２３を、多結晶Ｓｉ膜
２１とコンタクトする様に堆積させる。
次に、多結晶Ｓｉ膜２３を全面ＲＩＥＬて、第ＩＢ図に
示す様に、ＮＳＣ膜２２の側壁にのみ多結晶Ｓｔ膜２３
を残す。なお、多結晶Ｓｉ膜２３をエソチングしても、
多結晶Ｓｔ膜２１は十分な厚さで残る様にする。そして
更に、ＮＳＣ膜２４を堆積させる。
示す様に、ＮＳＣ膜２２の側壁にのみ多結晶Ｓｔ膜２３
を残す。なお、多結晶Ｓｉ膜２３をエソチングしても、
多結晶Ｓｔ膜２１は十分な厚さで残る様にする。そして
更に、ＮＳＣ膜２４を堆積させる。
次に、ＮＳＣ膜２４を全面ＲＩＥＬて、第ＩＣ図に示す
様に、多結晶Ｓｔ膜２３の側壁にのみＮＳＣ膜２４を残
す。そして更に、多結晶Ｓｉ膜２５を、多結晶Ｓｉ膜２
１とコンタクトする様に堆積させる。
様に、多結晶Ｓｔ膜２３の側壁にのみＮＳＣ膜２４を残
す。そして更に、多結晶Ｓｉ膜２５を、多結晶Ｓｉ膜２
１とコンタクトする様に堆積させる。
次に、多結晶Ｓｉ膜２３の場合と同様に、多結晶Ｓｉ膜
２５を全面ＲＩＥＬてＮＳＧ膜２４の側壁にのみ多結晶
Ｓｉ膜２５を残す。そして、以後、上述の様な工程を何
回か繰り返して、第ｌＤ図に示す様に、多結晶Ｓｉ膜２
６、２７を更に塀状に形戒する。
２５を全面ＲＩＥＬてＮＳＧ膜２４の側壁にのみ多結晶
Ｓｉ膜２５を残す。そして、以後、上述の様な工程を何
回か繰り返して、第ｌＤ図に示す様に、多結晶Ｓｉ膜２
６、２７を更に塀状に形戒する。
その後、ＮＳＣ膜２２、２４等をフン化水素酸等で除去
し、容量素子を形成すべき領域にレジスト２８をパター
ニングする。
し、容量素子を形成すべき領域にレジスト２８をパター
ニングする。
そして、レジスト２８を用いて多結晶Ｓｉ膜２ｌをメモ
リセル毎に分離し、レジスト２８を除去すると、第２図
に示す様に、同軸角筒状の多結晶Ｓｉ膜２３、２５〜２
７が得られる。従って、多結晶Ｓｉ膜２１、２３、２５
〜２７が、Ｎ″領域１６ｂに接続されている容量素子の
一方の電極つまり記憶ノードになる。
リセル毎に分離し、レジスト２８を除去すると、第２図
に示す様に、同軸角筒状の多結晶Ｓｉ膜２３、２５〜２
７が得られる。従って、多結晶Ｓｉ膜２１、２３、２５
〜２７が、Ｎ″領域１６ｂに接続されている容量素子の
一方の電極つまり記憶ノードになる。
その後、多結晶Ｓｉ膜２１、２３、２５〜２７の表面等
に誘電体膜を形成し、この誘電体膜を覆う多結晶Ｓｉ膜
で容量素子の他方の電極を形成し、Ｎ゛領域１６ａにコ
ンタクトするビット線を形成して、ＤＲＡＭのメモリセ
ルを完威させる。
に誘電体膜を形成し、この誘電体膜を覆う多結晶Ｓｉ膜
で容量素子の他方の電極を形成し、Ｎ゛領域１６ａにコ
ンタクトするビット線を形成して、ＤＲＡＭのメモリセ
ルを完威させる。
第３図及び第４図は、第２実施例を示しており、上述の
第１実施例の夫々第１図及び第２図に対応している。
第１実施例の夫々第１図及び第２図に対応している。
第１実施例がＮＳＣ膜２２の開口の内周に多結晶Ｓｉ膜
２３等を順次に形成しているのに対して、この第２実施
例はＮＳＣ膜２２の外周に多結晶Ｓｔ膜２３等を順次に
形戒しているが、その他の点ではこの第２実施例は上述
の第１実施例と実質的に同様の工程を有している。
２３等を順次に形成しているのに対して、この第２実施
例はＮＳＣ膜２２の外周に多結晶Ｓｔ膜２３等を順次に
形戒しているが、その他の点ではこの第２実施例は上述
の第１実施例と実質的に同様の工程を有している。
第５図及び第６図は、第３実施例を示している。
この第３実施例でも、第５Ａ図に示す様に、多結晶Ｓ１
膜２１の形成までは上述の第１及び第２実施例と同様に
行う。
膜２１の形成までは上述の第１及び第２実施例と同様に
行う。
その後、数千人程度の厚さのＮＳＣ膜２２を堆積させ、
Ｎ″領域１６ｂ上を通過し且つ第６図に示す様にポリサ
イド層１４同士の間を延びる様に、ＮＳＣ膜２２をパタ
ーニングする。なお、上述の第１及び第２実施例と同様
に、ＮＳＣ膜２２０代りにＳＯＧ膜等を用いてもよい。
Ｎ″領域１６ｂ上を通過し且つ第６図に示す様にポリサ
イド層１４同士の間を延びる様に、ＮＳＣ膜２２をパタ
ーニングする。なお、上述の第１及び第２実施例と同様
に、ＮＳＣ膜２２０代りにＳＯＧ膜等を用いてもよい。
次に、第５Ｂ図に示す様に、数百〜数千人程度の厚さの
多結晶Ｓｔ膜２３の堆積及び全面ＲＩＥと、数百人程度
の厚さのＮＳＣ膜２４の堆積及び全面ＲＩＥとを順次に
操り返して、ＮＳＣ膜２２の両側方へ多結晶Ｓｔ膜２３
、２５〜２７とＮＳＣ膜２４等とを塀状に形成する。
多結晶Ｓｔ膜２３の堆積及び全面ＲＩＥと、数百人程度
の厚さのＮＳＣ膜２４の堆積及び全面ＲＩＥとを順次に
操り返して、ＮＳＣ膜２２の両側方へ多結晶Ｓｔ膜２３
、２５〜２７とＮＳＣ膜２４等とを塀状に形成する。
次に、第５Ｃ図に示す様に、多結晶Ｓｉ膜２１、２３、
２５〜２７にコンタクトする様に多結晶Ｓｉ膜３１を堆
積させ、更に、この多結晶Ｓｔ膜３１のうちで容量素子
を形成すべき部分のみを覆う様にレジスト２８をパター
ニングする。
２５〜２７にコンタクトする様に多結晶Ｓｉ膜３１を堆
積させ、更に、この多結晶Ｓｔ膜３１のうちで容量素子
を形成すべき部分のみを覆う様にレジスト２８をパター
ニングする。
そして、レジスト２８をマスクにして多結晶Ｓｉ膜３１
をＲＩＥするが、このとき幾分オーバエッチングを行う
。すると、レジスト２８で覆われていない領域では、多
結晶Ｓｔ膜２１、２３、２５〜２７と共にＮＳＣ膜２２
、２４等が露出する。
をＲＩＥするが、このとき幾分オーバエッチングを行う
。すると、レジスト２８で覆われていない領域では、多
結晶Ｓｔ膜２１、２３、２５〜２７と共にＮＳＣ膜２２
、２４等が露出する。
そこで、ＮＳＣ膜２２、２４等をフッ化水素酸等で除去
するが、これによって、レジスト２８で覆われている領
域のＮＳＣ膜２２、２４等も除去される。従って、レジ
スト２８下には、ＮＳＣ膜２２、２４等が存在していた
部分にトンネル状の空洞が形成される。
するが、これによって、レジスト２８で覆われている領
域のＮＳＣ膜２２、２４等も除去される。従って、レジ
スト２８下には、ＮＳＣ膜２２、２４等が存在していた
部分にトンネル状の空洞が形成される。
次に、レジスト２８を残存させたままで多結晶Ｓｉ膜２
１をＲＩＥｔ，て、第５Ｄ図に示す様に、この多結晶Ｓ
ｉｌｌｌ２１をメモリセル毎に分離する。これによって
、多結晶Ｓｉ膜２１、２３、２５〜２７、３１から或る
記憶ノードが得られる。
１をＲＩＥｔ，て、第５Ｄ図に示す様に、この多結晶Ｓ
ｉｌｌｌ２１をメモリセル毎に分離する。これによって
、多結晶Ｓｉ膜２１、２３、２５〜２７、３１から或る
記憶ノードが得られる。
その後、レジスト２８を除去し、多結晶Ｓｉ膜２１、２
３、２５〜２７、３１の表面等に誘電体膜３２を形成す
るが、この誘電体膜３２はＮＳＣ膜２２、２４等が存在
していた空洞の内面にも形戒される。
３、２５〜２７、３１の表面等に誘電体膜３２を形成す
るが、この誘電体膜３２はＮＳＣ膜２２、２４等が存在
していた空洞の内面にも形戒される。
そして、誘電体膜３２を覆う多結晶Ｓｉ膜３３で容量素
子の他方の電極を形戒するが、この多結晶Ｓｉ膜３３は
ＮＳＣ膜２２、２４等が存在していた空洞をも埋める。
子の他方の電極を形戒するが、この多結晶Ｓｉ膜３３は
ＮＳＣ膜２２、２４等が存在していた空洞をも埋める。
そして更に、Ｎ９領域１６ａにコンタクトするビット線
を形成して、ＤＲＡＭのメモリセルを完威させる。
を形成して、ＤＲＡＭのメモリセルを完威させる。
以上の様な第３実施例で製造したＤＲＡＭでは、塀状の
多結晶Ｓｉ膜２３、２５〜２７の先端同士を多結晶Ｓｔ
膜３１で連結しているので、上述の第１及び第２実施例
で製造したＤＲＡＭよりも記憶ノード全体の強度が高く
、記憶ノードが製造過程で破損しにくい。
多結晶Ｓｉ膜２３、２５〜２７の先端同士を多結晶Ｓｔ
膜３１で連結しているので、上述の第１及び第２実施例
で製造したＤＲＡＭよりも記憶ノード全体の強度が高く
、記憶ノードが製造過程で破損しにくい。
第７図は、第４実施例を示している。この第４実施例で
も、第７Ａ図に示す様に、層間絶縁膜１７の形成までは
上述の第１〜第３実施例と同様に行う。但し、この第４
実施例では、層間絶縁膜１７としてＮＳＣ膜を用いる。
も、第７Ａ図に示す様に、層間絶縁膜１７の形成までは
上述の第１〜第３実施例と同様に行う。但し、この第４
実施例では、層間絶縁膜１７としてＮＳＣ膜を用いる。
次に、第７Ｂ図に示す様に、容量素子を形成すべき領域
のみが開口する様にレジスト３４をパターニングし、こ
のレジスト３４をマスクにして、Ｐ＋イオン３５をＩ
Ｘ １ ０ Ｉ６ｃｍ−ｚ程度だけ眉間絶縁膜１７の表
面にイオン注入する。
のみが開口する様にレジスト３４をパターニングし、こ
のレジスト３４をマスクにして、Ｐ＋イオン３５をＩ
Ｘ １ ０ Ｉ６ｃｍ−ｚ程度だけ眉間絶縁膜１７の表
面にイオン注入する。
次に、第７Ｃ図に示す様に、レジスト３４を除去し、Ｎ
”ｆｉＪｌ域１６ｂに達するコンタクト窓１８を層間絶
縁膜１７に開口し、Ｎ″領域１６ｂとコンタクトする様
に多結晶Ｓｉ膜２１を堆積させる。
”ｆｉＪｌ域１６ｂに達するコンタクト窓１８を層間絶
縁膜１７に開口し、Ｎ″領域１６ｂとコンタクトする様
に多結晶Ｓｉ膜２１を堆積させる。
すると、眉間絶縁膜１７のうちで上述の様にＰ゛イオン
３５を高濃度にドーピングした部分に接している多結晶
Ｓｉ膜２ｌが異常成長し、多結晶Ｓｉ膜２１の突起は数
千人〜１μｍ程度にも達する。
３５を高濃度にドーピングした部分に接している多結晶
Ｓｉ膜２ｌが異常成長し、多結晶Ｓｉ膜２１の突起は数
千人〜１μｍ程度にも達する。
なお、リンを４〜１０重量％程度と高濃度にドーピング
したＰＳＧ膜を眉間絶縁膜１７として用いてもよく、そ
の場合はＰ＋イオン３５のイオン注入が不要である。但
し、その場合は多結晶Ｓｔ膜２１の全面が異常戒長し、
加工がやや難しくなる。
したＰＳＧ膜を眉間絶縁膜１７として用いてもよく、そ
の場合はＰ＋イオン３５のイオン注入が不要である。但
し、その場合は多結晶Ｓｔ膜２１の全面が異常戒長し、
加工がやや難しくなる。
その後、容量素子を形成すべき領域にレジスト２８をバ
ターニングする。
ターニングする。
次に、第７Ｄ図に示す様に、レジスト２８を用い多結晶
Ｓｔ膜２１をメモリセル毎に分離して記憶ノードを形成
し、レジスト２８を除去する。
Ｓｔ膜２１をメモリセル毎に分離して記憶ノードを形成
し、レジスト２８を除去する。
その後、多結晶Ｓｉ膜２１の表面等に誘電体膜３２を形
成し、この誘電体膜３２を覆う多結晶Ｓｉ膜３３で容量
素子の他方の電極を形成し、Ｎ″領域１６ａにコンタク
トするビット線を形成して、ＤＲＡＭのメモリセルを完
威させる。
成し、この誘電体膜３２を覆う多結晶Ｓｉ膜３３で容量
素子の他方の電極を形成し、Ｎ″領域１６ａにコンタク
トするビット線を形成して、ＤＲＡＭのメモリセルを完
威させる。
以上の様な第４実施例で製造したＤＲＡＭでは、多結晶
Ｓｉ膜２ｌが異常戒長して突起が形成されているので、
この多結晶Ｓｉ膜２１で構威されている記憶ノードの実
効面積が大きい。
Ｓｉ膜２ｌが異常戒長して突起が形成されているので、
この多結晶Ｓｉ膜２１で構威されている記憶ノードの実
効面積が大きい。
第８図は、第５実施例を示している。この第５実施例は
、眉間絶縁膜ｌ７の表面にＰ゛イオン３６をイオン注入
するのではなく、第８Ａ図に示す様に層間絶縁膜ｌ７上
等に多結晶Ｓｔ膜３６を堆積させてこの多結晶Ｓｉ膜３
６の表面にＰ９イオン３５のイオンを注入し、第８Ｂ図
に示す様に多結晶Ｓｉ膜３６上に更に多結晶Ｓｉ膜２１
を堆積させることを除いて、上述の第４実施例と実質的
に同様の工程を有している。
、眉間絶縁膜ｌ７の表面にＰ゛イオン３６をイオン注入
するのではなく、第８Ａ図に示す様に層間絶縁膜ｌ７上
等に多結晶Ｓｔ膜３６を堆積させてこの多結晶Ｓｉ膜３
６の表面にＰ９イオン３５のイオンを注入し、第８Ｂ図
に示す様に多結晶Ｓｉ膜３６上に更に多結晶Ｓｉ膜２１
を堆積させることを除いて、上述の第４実施例と実質的
に同様の工程を有している。
本発明によるメモリ装置の製造方法では、層状体と第２
の導電層とを順次に形戒することを繰り返すだけで容量
素子の一方の電極と他方の電極との対向面積が増加し、
しかも第２の導電層が製造過程で破損しにくいので、容
量素子の容量が大きいメモリ装置を容易に製造すること
ができる。
の導電層とを順次に形戒することを繰り返すだけで容量
素子の一方の電極と他方の電極との対向面積が増加し、
しかも第２の導電層が製造過程で破損しにくいので、容
量素子の容量が大きいメモリ装置を容易に製造すること
ができる。
第１図は本発明の第１実施例を順次に示す側断面図、第
２図は第１実施例の途中の工程を示す平面図、第３図は
第２実施例を順次に示す側断面図、第４図は第２実施例
の途中の工程を示す平面図、第５図は第３実施例を順次
に示す側断面図、第６図は第３実施例の途中の工程を示
す平面図、第７図は第４実施例を順次に示す側断面図、
第８図は第５実施例の途中の工程を示す側断面図である
。 なお図面に用いた符号において、 １６ｂ−・−・−一−−−−・・−・−Ｎ１領域２１，
２３，２５．２６，２７．３３ 一・−−一−−・−・・・・一多結晶Ｓｉ膜２２．２４
・−・・・・−−−−−一・・・ＮＳＧ膜３２・・−・
・・−・−・−−−−−−・一誘電体膜である。
２図は第１実施例の途中の工程を示す平面図、第３図は
第２実施例を順次に示す側断面図、第４図は第２実施例
の途中の工程を示す平面図、第５図は第３実施例を順次
に示す側断面図、第６図は第３実施例の途中の工程を示
す平面図、第７図は第４実施例を順次に示す側断面図、
第８図は第５実施例の途中の工程を示す側断面図である
。 なお図面に用いた符号において、 １６ｂ−・−・−一−−−−・・−・−Ｎ１領域２１，
２３，２５．２６，２７．３３ 一・−−一−−・−・・・・一多結晶Ｓｉ膜２２．２４
・−・・・・−−−−−一・・・ＮＳＧ膜３２・・−・
・・−・−・−−−−−−・一誘電体膜である。
Claims (1)
- 【特許請求の範囲】 容量素子とアクセストランジスタとでメモリセルが構成
されているメモリ装置の製造方法において、 前記アクセストランジスタの一方のソース・ドレイン領
域に接続する様に第１の導電層を形成する工程と、 各々が前記一方のソース・ドレイン領域上及びその近傍
で側壁を有し互いの前記側壁に接する層状体と第２の導
電層とを、前記第１の導電層上において前記一方のソー
ス・ドレイン領域の広がる方向へ順次に複数回ずつ形成
する工程と、 前記層状体を除去する工程と、 前記除去後の前記第１及び第２の導電層の表面に誘電体
膜を形成する工程と、 前記誘電体膜を覆って第３の導電層を形成する工程とを
夫々具備し、 前記第１及び第２の導電層を前記容量素子の一方の電極
とし、前記第３の導電層を前記容量素子の他方の電極と
する様にしたメモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228618A JPH0391957A (ja) | 1989-09-04 | 1989-09-04 | メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228618A JPH0391957A (ja) | 1989-09-04 | 1989-09-04 | メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391957A true JPH0391957A (ja) | 1991-04-17 |
Family
ID=16879170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228618A Pending JPH0391957A (ja) | 1989-09-04 | 1989-09-04 | メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0391957A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296264A (ja) * | 1990-04-16 | 1991-12-26 | Nec Corp | 半導体メモリセルおよびその製造方法 |
| JPH04350965A (ja) * | 1991-05-23 | 1992-12-04 | Samsung Electron Co Ltd | 半導体メモリー装置のメモリーセルに用いられるキャパシターの製造方法及びその構造 |
| US5231044A (en) * | 1991-09-13 | 1993-07-27 | Goldstar Electron Co., Ltd. | Method of making semiconductor memory elements |
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-
1989
- 1989-09-04 JP JP1228618A patent/JPH0391957A/ja active Pending
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