JPH021912A - 半導体装置の平坦化方法 - Google Patents
半導体装置の平坦化方法Info
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- JPH021912A JPH021912A JP14402988A JP14402988A JPH021912A JP H021912 A JPH021912 A JP H021912A JP 14402988 A JP14402988 A JP 14402988A JP 14402988 A JP14402988 A JP 14402988A JP H021912 A JPH021912 A JP H021912A
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- Japan
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- insulating film
- insulating
- etching rate
- sog
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の平坦化方法に関する。
（ロ）従来の技術
半導体装置のパターンの微細化、多層配線化が進むに従
って、素子及び配線が設けられた半導体基板表面の平坦
化が必要となる。このため、種々の平坦化方法が考えら
れており、その−例を第３図（ａ）乃至（ｃ）に示す。
って、素子及び配線が設けられた半導体基板表面の平坦
化が必要となる。このため、種々の平坦化方法が考えら
れており、その−例を第３図（ａ）乃至（ｃ）に示す。
これらの図に於いて、（１）はＳｉｎ、膜が形成された
Ｓｉ基板、（２）はＳｉを２％含んだＡ１配線、（３）
はＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏｒｕｓ ５ｉｌｉｃｏ
ｎに１ａｓｓ ）からなる第１の絶縁膜、（４〉はＳ
ＯＧ （５ｐｉｎ Ｏｎ Ｇｌａｓｓ）からなる第２の
絶縁膜である。
Ｓｉ基板、（２）はＳｉを２％含んだＡ１配線、（３）
はＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏｒｕｓ ５ｉｌｉｃｏ
ｎに１ａｓｓ ）からなる第１の絶縁膜、（４〉はＳ
ＯＧ （５ｐｉｎ Ｏｎ Ｇｌａｓｓ）からなる第２の
絶縁膜である。
先づ第３図（ａ）に示す如＜Ｓｉ基板（１）のＳｉｎ、
膜上にＡＩ配線（２）を形成し、このＡ１配線（２）を
覆うようにＰＳＧをＣＶＤ法に依って積層して第１の絶
縁膜（３）を形成する。次に第３図（ｂ）に示す如く第
１の絶縁膜（３）上にＳＯＧをスピンコードして第２の
絶縁膜（４）を形成する。そして、０．を含むＣＨＦ。
膜上にＡＩ配線（２）を形成し、このＡ１配線（２）を
覆うようにＰＳＧをＣＶＤ法に依って積層して第１の絶
縁膜（３）を形成する。次に第３図（ｂ）に示す如く第
１の絶縁膜（３）上にＳＯＧをスピンコードして第２の
絶縁膜（４）を形成する。そして、０．を含むＣＨＦ。
中に於いて第１及び第２の絶縁膜（３）（４）をエツチ
ングする。このエツチングは、平行平板型のＲＩＥ装置
を用いて行い、エツチング条件は、例えば高周波出力１
３５０Ｗ、圧力５３ ｍＩ’ｏｒｒ及びＣＨＦ５＋０．
のガス流量を１００５ＣＣＭとする。このときの反応ガ
ス中の０２−ａ度とエツチング速度との関係を第４図に
示し、ＡはＳＯＧ、ＢはＰＳＧのエッチング速度を夫々
示している。この図から明らかな如く、ＳＯＧ及びＰＳ
Ｇのエツチング速度は、反応ガス中のａ、−ａ度に依存
し、特にＳＯＧのエツチング速度は僅かの濃度変化に依
って大きく変化する。上述のエツチング工程に於いては
、ＰＳＧからなる第１の絶縁膜（３）とＳＯＧからなる
第２の絶縁膜（４）を同一速度でエツチングする必要が
あり、第４図に依れば０．の濃度は１３％程度に設定さ
れる。
ングする。このエツチングは、平行平板型のＲＩＥ装置
を用いて行い、エツチング条件は、例えば高周波出力１
３５０Ｗ、圧力５３ ｍＩ’ｏｒｒ及びＣＨＦ５＋０．
のガス流量を１００５ＣＣＭとする。このときの反応ガ
ス中の０２−ａ度とエツチング速度との関係を第４図に
示し、ＡはＳＯＧ、ＢはＰＳＧのエッチング速度を夫々
示している。この図から明らかな如く、ＳＯＧ及びＰＳ
Ｇのエツチング速度は、反応ガス中のａ、−ａ度に依存
し、特にＳＯＧのエツチング速度は僅かの濃度変化に依
って大きく変化する。上述のエツチング工程に於いては
、ＰＳＧからなる第１の絶縁膜（３）とＳＯＧからなる
第２の絶縁膜（４）を同一速度でエツチングする必要が
あり、第４図に依れば０．の濃度は１３％程度に設定さ
れる。
しかしながら、ＲＩＥ装置の反応室中に流される反応ガ
スの０．′ａ度を猜密に設定することは難しく、０．′
ａ度には多少の誤差が生じた。従って、絶縁膜、特にＳ
ＯＧからなる第２の絶縁膜（４）のエツチング速度が変
化して第１の絶縁膜（３）と第２の絶縁膜（４）とのエ
ツチング速度に差が生じ、例えば０２の濃度が１３％よ
り高くなったときには第３図（ｅ）に示す如く第２の絶
縁膜（４）が先にエツチングされて第１の絶縁膜（３）
が残り、十分な平坦化が図れない。逆に、０．の濃度が
１３％より低くなると、第２の絶縁膜（４）が残ること
になる。
スの０．′ａ度を猜密に設定することは難しく、０．′
ａ度には多少の誤差が生じた。従って、絶縁膜、特にＳ
ＯＧからなる第２の絶縁膜（４）のエツチング速度が変
化して第１の絶縁膜（３）と第２の絶縁膜（４）とのエ
ツチング速度に差が生じ、例えば０２の濃度が１３％よ
り高くなったときには第３図（ｅ）に示す如く第２の絶
縁膜（４）が先にエツチングされて第１の絶縁膜（３）
が残り、十分な平坦化が図れない。逆に、０．の濃度が
１３％より低くなると、第２の絶縁膜（４）が残ること
になる。
（ハ）発明が解決しようとする課題
本発明は、第１の絶縁膜（３）と第２の絶縁膜（４）と
を同一の速度でエツチングし、素子及び配線が形成され
た半導体基板表面の平坦化を図ることを目的とする。
を同一の速度でエツチングし、素子及び配線が形成され
た半導体基板表面の平坦化を図ることを目的とする。
（ニ）課題を解決するための手段
本発明は上述の課題を解決するためになされたもので、
半導体基板上に設けられた電極を覆うように第１の絶縁
膜を形成し、この絶縁膜上に流動性の絶縁ペーストを回
転塗布して第２の絶縁膜を形成した後、ＣＯ２を含む反
応ガスに依って上記第１及び第２の絶縁膜をエツチング
することを特徴とする。
半導体基板上に設けられた電極を覆うように第１の絶縁
膜を形成し、この絶縁膜上に流動性の絶縁ペーストを回
転塗布して第２の絶縁膜を形成した後、ＣＯ２を含む反
応ガスに依って上記第１及び第２の絶縁膜をエツチング
することを特徴とする。
（ホ〉作用
本発明に依れば、ＣＯ８を含む反応ガスを用いて絶縁膜
をエツチングすることで、反応ガス中のＣＯ１濃度の変
化に依るエツチング速度の変化が緩やかになり、ｃｏ、
ａ度のばらつきに依って生ずる第１の絶縁膜と第２の絶
縁膜とのエツチング速度の差を減少させることができる
。
をエツチングすることで、反応ガス中のＣＯ１濃度の変
化に依るエツチング速度の変化が緩やかになり、ｃｏ、
ａ度のばらつきに依って生ずる第１の絶縁膜と第２の絶
縁膜とのエツチング速度の差を減少させることができる
。
（へ）実施例
本発明の一実施例を図面に従って説明する。
第１図（８）乃至（ｄ）は本発明平坦化方法の工程順断
面図である。同図＜８）及び（ｂ）に示す工程は、第３
図（ａ）及び（ｂ）に示す工程と同一工程であり、同一
部分には同一符号を付す。本発明の特徴とするところは
、ＳＯＧをスピンコードして第２の絶縁膜（４）を形成
した後、ＣＯ３を含む反応ガスに依って第１及び第２の
絶縁膜（３）（４）をエツチングすることにある。本実
施例に於いては、ＣＯ３を２３％含むＣ）ＩＦ、を用い
、高周波出力を１３５０Ｗ、圧力を５３ ｍＴｏｒｒと
する。このときのエツチング速度は、ＰＳＧ及びＳＯＧ
共に約６００人／ｍｉｎとなり、ＰＳＧからなる第１の
絶縁膜（３）とＳＯＧからなる第２の絶縁膜（４）との
エツチング速度が同一となるため、第１図（ｃ）に示す
よう平坦化が図れる。そして、第１図（ｄ）の如く、新
たにＳｉｎ、をＣＶＤ法に依って積層して層間絶縁膜（
５）を形成する。
面図である。同図＜８）及び（ｂ）に示す工程は、第３
図（ａ）及び（ｂ）に示す工程と同一工程であり、同一
部分には同一符号を付す。本発明の特徴とするところは
、ＳＯＧをスピンコードして第２の絶縁膜（４）を形成
した後、ＣＯ３を含む反応ガスに依って第１及び第２の
絶縁膜（３）（４）をエツチングすることにある。本実
施例に於いては、ＣＯ３を２３％含むＣ）ＩＦ、を用い
、高周波出力を１３５０Ｗ、圧力を５３ ｍＴｏｒｒと
する。このときのエツチング速度は、ＰＳＧ及びＳＯＧ
共に約６００人／ｍｉｎとなり、ＰＳＧからなる第１の
絶縁膜（３）とＳＯＧからなる第２の絶縁膜（４）との
エツチング速度が同一となるため、第１図（ｃ）に示す
よう平坦化が図れる。そして、第１図（ｄ）の如く、新
たにＳｉｎ、をＣＶＤ法に依って積層して層間絶縁膜（
５）を形成する。
第２図は、反応ガス中のＣＯ３の濃度とエツチング速度
との関係を示し、ＡはＳＯＧ、ＢはＰＳＧのエツチング
速度を示す。本発明に依れば、ＳＯＧのエツチング速度
のＣＯ３濃度に依る変化は、第４図に示すＯ８ａ度に依
る変化に比して十分に緩やかになる。このため、反応ガ
ス中のＣＯ，ａ度がいくらか変化しても、ＳＯＧとＰＳ
Ｇとのエツチング速度の差は僅かであり、第１の絶縁膜
〈３）と第２の絶縁膜（４）とを略同−の速度でエツチ
ングでき、十分な平坦化が図れる。
との関係を示し、ＡはＳＯＧ、ＢはＰＳＧのエツチング
速度を示す。本発明に依れば、ＳＯＧのエツチング速度
のＣＯ３濃度に依る変化は、第４図に示すＯ８ａ度に依
る変化に比して十分に緩やかになる。このため、反応ガ
ス中のＣＯ，ａ度がいくらか変化しても、ＳＯＧとＰＳ
Ｇとのエツチング速度の差は僅かであり、第１の絶縁膜
〈３）と第２の絶縁膜（４）とを略同−の速度でエツチ
ングでき、十分な平坦化が図れる。
（ト）発明の効果
本発明に依れば、反応ガス中のＣ０２ａ度のばらつきに
依るエツチング速度の変化が微少であるため、エツチン
グ速度の設定が容易になると共に、第１の絶縁膜と第２
の絶縁膜とを同一の速度でエツチングでき、素子及び配
線が形成きれた半導体基板表面の平坦化が図れ、素子の
耐圧性及び特性を向上できる。
依るエツチング速度の変化が微少であるため、エツチン
グ速度の設定が容易になると共に、第１の絶縁膜と第２
の絶縁膜とを同一の速度でエツチングでき、素子及び配
線が形成きれた半導体基板表面の平坦化が図れ、素子の
耐圧性及び特性を向上できる。
第１図は本発明平坦化方法の工程順断面図、第２図はＣ
０２濃度に依るエツチング速度の変化を示す図、第３図
は従来の平坦化方法の工程順断面図、第４図はへ濃度に
依るエツチング速度の変化を示す図である。 （１）・・・半導体基板、 （２）・・・Ａ１配線、
（３）・・・第１の絶縁膜、 （４）・・・第２の絶縁
膜、 （５）・・・層間絶縁膜。
０２濃度に依るエツチング速度の変化を示す図、第３図
は従来の平坦化方法の工程順断面図、第４図はへ濃度に
依るエツチング速度の変化を示す図である。 （１）・・・半導体基板、 （２）・・・Ａ１配線、
（３）・・・第１の絶縁膜、 （４）・・・第２の絶縁
膜、 （５）・・・層間絶縁膜。
Claims (2)
- （１）半導体基板上に設けられた電極を覆うように第１
の絶縁膜を形成し、この絶縁膜上に流動性の絶縁ペース
トを回転塗布して第２の絶縁膜を形成した後、ＣＯ＿２
を含む反応ガスに依って上記第１及び第２の絶縁膜をエ
ッチングすることを特徴とする半導体装置の平坦化方法
。 - （２）上記反応ガスに含まれるＣＯ＿２の濃度を、上記
第１の絶縁膜と第２の絶縁膜とのエッチング速度が同一
となるように設定することを特徴とする請求項第１項記
載の半導体装置の平坦化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14402988A JPH021912A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の平坦化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14402988A JPH021912A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の平坦化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021912A true JPH021912A (ja) | 1990-01-08 |
Family
ID=15352670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14402988A Pending JPH021912A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の平坦化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021912A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232278A (ja) * | 1990-11-13 | 1992-08-20 | Internatl Business Mach Corp <Ibm> | 無電解めっきのための基体表面の処理方法 |
| US5313417A (en) * | 1990-07-25 | 1994-05-17 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JPH07335613A (ja) * | 1993-01-25 | 1995-12-22 | Motorola Inc | 材料層のエッチング方法 |
| US6331239B1 (en) | 1997-04-07 | 2001-12-18 | Okuno Chemical Industries Co., Ltd. | Method of electroplating non-conductive plastic molded products |
-
1988
- 1988-06-10 JP JP14402988A patent/JPH021912A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313417A (en) * | 1990-07-25 | 1994-05-17 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JPH04232278A (ja) * | 1990-11-13 | 1992-08-20 | Internatl Business Mach Corp <Ibm> | 無電解めっきのための基体表面の処理方法 |
| JPH07335613A (ja) * | 1993-01-25 | 1995-12-22 | Motorola Inc | 材料層のエッチング方法 |
| US6331239B1 (en) | 1997-04-07 | 2001-12-18 | Okuno Chemical Industries Co., Ltd. | Method of electroplating non-conductive plastic molded products |
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