JPH0590260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0590260A JPH0590260A JP27730191A JP27730191A JPH0590260A JP H0590260 A JPH0590260 A JP H0590260A JP 27730191 A JP27730191 A JP 27730191A JP 27730191 A JP27730191 A JP 27730191A JP H0590260 A JPH0590260 A JP H0590260A
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- oxide film
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 この発明は、コンタクトホール上端部の角取
りプロセスを、簡単な等方性エッチングであるウエット
エッチングを用いて行い、そのエッチング量を正確に制
御することを目的とする。 【構成】 この発明は、シリコン酸化膜からなる層間絶
縁膜として、等方性ウエットエッチングに対するエッチ
ング速度の異なる二種類以上の絶縁膜２、３、４を用い
る。最上層に積層する絶縁膜４は、下層の膜３、４のエ
ッチング速度より速度の速い膜からなり、上層の絶縁膜
４を選択的にエッチングすることにより、コンタクトホ
ール６の上部の角を取る。
りプロセスを、簡単な等方性エッチングであるウエット
エッチングを用いて行い、そのエッチング量を正確に制
御することを目的とする。 【構成】 この発明は、シリコン酸化膜からなる層間絶
縁膜として、等方性ウエットエッチングに対するエッチ
ング速度の異なる二種類以上の絶縁膜２、３、４を用い
る。最上層に積層する絶縁膜４は、下層の膜３、４のエ
ッチング速度より速度の速い膜からなり、上層の絶縁膜
４を選択的にエッチングすることにより、コンタクトホ
ール６の上部の角を取る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に係り、特にコンタクトホールの形成方法に関するも
のである。
法に係り、特にコンタクトホールの形成方法に関するも
のである。
【０００２】
【従来の技術】半導体装置において、配線を形成する場
合、配線は絶縁層を介して、その下に形成された配線も
しくは素子と接続されなければならない。このような接
続を行うためには絶縁層に穴（コンタクトホール）を開
けて、その上に配線材料を被膜することで配線もしくは
素子とコンタクトをとるのが一般的な方法である。
合、配線は絶縁層を介して、その下に形成された配線も
しくは素子と接続されなければならない。このような接
続を行うためには絶縁層に穴（コンタクトホール）を開
けて、その上に配線材料を被膜することで配線もしくは
素子とコンタクトをとるのが一般的な方法である。
【０００３】近年、半導体素子は微細化が著しく、素子
自体も配線も微細化しており、コンタクトホール径も小
さくなっている。しかし素子や配線の厚みは大きな変化
がなくコンタクトホールはその径に対し、深さ（アスペ
クト比）が大きくなる傾向がある。このため配線材料の
堆積時の段差被覆性が問題になっている。
自体も配線も微細化しており、コンタクトホール径も小
さくなっている。しかし素子や配線の厚みは大きな変化
がなくコンタクトホールはその径に対し、深さ（アスペ
クト比）が大きくなる傾向がある。このため配線材料の
堆積時の段差被覆性が問題になっている。
【０００４】また、従来よりコンタクトホールを異方性
エッチングみで形成したとき生じるホール上端部の角ば
りが、段差被覆性を悪化させコンタクトの信頼性を低下
させることがわかっている。そこで、この段差被覆性を
改善するため、いわゆる、角取りプロセスが必要となっ
ている。この角取りプロセスはウエットエッチングを利
用した等方性エッチングが用いられることが多いが、エ
ッチング量の制御が難しく加工精度に問題があった。
エッチングみで形成したとき生じるホール上端部の角ば
りが、段差被覆性を悪化させコンタクトの信頼性を低下
させることがわかっている。そこで、この段差被覆性を
改善するため、いわゆる、角取りプロセスが必要となっ
ている。この角取りプロセスはウエットエッチングを利
用した等方性エッチングが用いられることが多いが、エ
ッチング量の制御が難しく加工精度に問題があった。
【０００５】一方、現在ではＣＤＥ（Ｃｅｍｉｃａｌ
Ｄｒｙ Ｅｔｃｈｅｒ）やプラズマダウンフロー方式の
ドライエッチャーによる等方性エッチングもこのプロセ
スに利用されているが、エッチャントであるフッ素ラジ
カルがマスク材料であるレジストともに反応し、レジス
トの耐ドライエッチング性を悪化させるために、変換差
が大きくなるという問題があることが報告されている
（例えば、Ｘ．Ｃ．Ｍｕａｎｄ Ｍｕｌｔａｎｉ，Ｊ．
Ｅｌｅｃｔｒｏｃｈｅ．Ｓｏｃ．，１３７，２８５３
（１９９０）に詳しい）。
Ｄｒｙ Ｅｔｃｈｅｒ）やプラズマダウンフロー方式の
ドライエッチャーによる等方性エッチングもこのプロセ
スに利用されているが、エッチャントであるフッ素ラジ
カルがマスク材料であるレジストともに反応し、レジス
トの耐ドライエッチング性を悪化させるために、変換差
が大きくなるという問題があることが報告されている
（例えば、Ｘ．Ｃ．Ｍｕａｎｄ Ｍｕｌｔａｎｉ，Ｊ．
Ｅｌｅｃｔｒｏｃｈｅ．Ｓｏｃ．，１３７，２８５３
（１９９０）に詳しい）。
【０００６】
【発明が解決しようとする課題】この発明は、従来、正
確な制御が困難であったコンタクトホール上端部の角取
りプロセスを、簡単な等方性エッチングであるウエット
エッチングを用いて行い、そのエッチング量を正確に制
御することを目的とする。
確な制御が困難であったコンタクトホール上端部の角取
りプロセスを、簡単な等方性エッチングであるウエット
エッチングを用いて行い、そのエッチング量を正確に制
御することを目的とする。
【０００７】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に設けたシリコン酸化膜から
なる層間絶縁膜に選択的にコンタクトホールを形成する
半導体装置の製造方法において、前記層間絶縁膜は、等
方性ウエットエッチングに対するエッチング速度の異な
る二種類以上の絶縁膜を用いると共に、最上層に積層す
る絶縁膜は、下層の膜のエッチング速度より速度の速い
膜からなり、上層の絶縁膜を選択的にエッチングするこ
とにより、コンタクトホールの上部の角を取ることを特
徴とする。
製造方法は、半導体基板上に設けたシリコン酸化膜から
なる層間絶縁膜に選択的にコンタクトホールを形成する
半導体装置の製造方法において、前記層間絶縁膜は、等
方性ウエットエッチングに対するエッチング速度の異な
る二種類以上の絶縁膜を用いると共に、最上層に積層す
る絶縁膜は、下層の膜のエッチング速度より速度の速い
膜からなり、上層の絶縁膜を選択的にエッチングするこ
とにより、コンタクトホールの上部の角を取ることを特
徴とする。
【０００８】
【作用】層間膜に用いるシリコン酸化膜はその成膜方法
や不純物濃度で、エッチング速度が異なる。従って、層
間絶縁膜を選択することにより、コンタクトホール上端
部の角取り量は直前に成膜した層間膜の膜厚で決められ
るので、エッチングの制御性が向上する。また、ウエッ
トエッチングはレジストとの選択性が高いためにコンタ
クトホール寸法の変換差を小さくすることができる。
や不純物濃度で、エッチング速度が異なる。従って、層
間絶縁膜を選択することにより、コンタクトホール上端
部の角取り量は直前に成膜した層間膜の膜厚で決められ
るので、エッチングの制御性が向上する。また、ウエッ
トエッチングはレジストとの選択性が高いためにコンタ
クトホール寸法の変換差を小さくすることができる。
【０００９】
【実施例】さて、層間絶縁膜に用いられるシリコン酸化
膜は、その成膜方法や不純物濃度で、エッチング速度が
異なる。例えば、エッチングにウエットエッチングのエ
ッチャントであるバッファードフッ酸を用いるとエッチ
ング速度は表１に示すようになる。そこで、この発明で
は、これらシリコン酸化膜を組み合わせエッチング速度
の速い膜だけを選択的にエッチングすることで、深さ方
向の角取り量が、堆積膜厚の均一性と同じ精度で制御す
るものである。
膜は、その成膜方法や不純物濃度で、エッチング速度が
異なる。例えば、エッチングにウエットエッチングのエ
ッチャントであるバッファードフッ酸を用いるとエッチ
ング速度は表１に示すようになる。そこで、この発明で
は、これらシリコン酸化膜を組み合わせエッチング速度
の速い膜だけを選択的にエッチングすることで、深さ方
向の角取り量が、堆積膜厚の均一性と同じ精度で制御す
るものである。
【００１０】
【表１】 尚、上記ＢＰＳＧ膜のＰ濃度は３．５Ｗ％，Ｂ濃度は
４．８ｗ％である。
４．８ｗ％である。
【００１１】次に、この発明の実施例を図１に従い説明
する。図１はこの発明の実施例の断面図を示す。
する。図１はこの発明の実施例の断面図を示す。
【００１２】この実施例においては、コンタクトホール
上端部の角取り量を２０００Åと制御する場合につき説
明する。
上端部の角取り量を２０００Åと制御する場合につき説
明する。
【００１３】まず、シリコン基板１の上にＬＰＣＶＤ法
により、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒｔｕｒｅ Ｏ
ｘｉｄｅ）酸化膜２を成膜する。
により、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒｔｕｒｅ Ｏ
ｘｉｄｅ）酸化膜２を成膜する。
【００１４】そして、その上に、プラズマＣＶＤ法でＢ
ＰＳＧ酸化膜３を成膜する。ＢＰＳＧ酸化膜３を成膜
後、フロー、エッチバックなどにより平坦化し、再びＬ
ＰＣＶＤ法によりＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒ
ｔｈｏｓｉｌｉｃａｔｅ）の酸化膜４を２０００Å堆積
する。
ＰＳＧ酸化膜３を成膜する。ＢＰＳＧ酸化膜３を成膜
後、フロー、エッチバックなどにより平坦化し、再びＬ
ＰＣＶＤ法によりＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒ
ｔｈｏｓｉｌｉｃａｔｅ）の酸化膜４を２０００Å堆積
する。
【００１５】この後、レジスト５を塗布し、フォトリソ
グラフィ工程により、コンタクトホールをパターニング
する。
グラフィ工程により、コンタクトホールをパターニング
する。
【００１６】これらの膜のバッファードフッ酸によるエ
ッチング速度は表１に示す通りであり、この実施例の場
合エッチング速度の速いＴＥＯＳの酸化膜４を、選択的
にエッチングすることができる。
ッチング速度は表１に示す通りであり、この実施例の場
合エッチング速度の速いＴＥＯＳの酸化膜４を、選択的
にエッチングすることができる。
【００１７】このため角取り量は、エッチング時の溶液
の濃度や温度などの微妙な差の影響を受けることなく、
ＴＥＯＳの酸化膜４の膜厚の均一性の精度でコントロー
ルが可能である。
の濃度や温度などの微妙な差の影響を受けることなく、
ＴＥＯＳの酸化膜４の膜厚の均一性の精度でコントロー
ルが可能である。
【００１８】この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）法などを用いた異方性エッチング
によりコンタクトホール６を開口させる。
ｎ Ｅｔｃｈｉｎｇ）法などを用いた異方性エッチング
によりコンタクトホール６を開口させる。
【００１９】図２は多層の配線の間にコンタクトホール
がある場合に平坦化を行った場合の実施例であり、多層
の配線７ａ、７ｂ上に、この発明の層間絶縁膜を設けた
ものである。即ち、シリコン基板１の上にＬＰＣＶＤ法
により、第１層の配線７ａを取り囲むようにＨＴＯ酸化
膜２を成膜する。
がある場合に平坦化を行った場合の実施例であり、多層
の配線７ａ、７ｂ上に、この発明の層間絶縁膜を設けた
ものである。即ち、シリコン基板１の上にＬＰＣＶＤ法
により、第１層の配線７ａを取り囲むようにＨＴＯ酸化
膜２を成膜する。
【００２０】その酸化膜２上に、プラズマＣＶＤ法でＢ
ＰＳＧ酸化膜３を成膜する。ＢＰＳＧ酸化膜３を成膜
後、フロー、エッチバックなどにより平坦化する。そし
て、ＢＰＳＧ酸化膜３上に、第２層の配線７ｂを設けた
後、再びＬＰＣＶＤ法により第２層の配線７ｂを取り囲
むようにＴＥＯＳの酸化膜４を堆積する。
ＰＳＧ酸化膜３を成膜する。ＢＰＳＧ酸化膜３を成膜
後、フロー、エッチバックなどにより平坦化する。そし
て、ＢＰＳＧ酸化膜３上に、第２層の配線７ｂを設けた
後、再びＬＰＣＶＤ法により第２層の配線７ｂを取り囲
むようにＴＥＯＳの酸化膜４を堆積する。
【００２１】その後、プラズマＣＶＤ法でＢＰＳＧ酸化
膜３を成膜し、このＢＰＳＧ酸化膜３をフロー、エッチ
バックなどにより平坦化する。そして、ＢＰＳＧ酸化膜
３及びＴＥＯＳの酸化膜４上に、再びＬＰＣＶＤ法によ
り、ＴＥＯＳの酸化膜４を堆積する。
膜３を成膜し、このＢＰＳＧ酸化膜３をフロー、エッチ
バックなどにより平坦化する。そして、ＢＰＳＧ酸化膜
３及びＴＥＯＳの酸化膜４上に、再びＬＰＣＶＤ法によ
り、ＴＥＯＳの酸化膜４を堆積する。
【００２２】この後、レジスト５を塗布し、フォトリソ
グラフィ工程によりコンタクトホールをパターニングす
る。
グラフィ工程によりコンタクトホールをパターニングす
る。
【００２３】前述したように、角取り量は、エッチング
時の溶液の濃度や温度などの微妙な差の影響を受けるこ
となく、最上層のＴＥＯＳの酸化膜４の膜厚の均一性の
精度でコントロールが可能である。
時の溶液の濃度や温度などの微妙な差の影響を受けるこ
となく、最上層のＴＥＯＳの酸化膜４の膜厚の均一性の
精度でコントロールが可能である。
【００２４】この後、ＲＩＥ法などを用いた異方性エッ
チングによりコンタクトホール６を開口させる。
チングによりコンタクトホール６を開口させる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
従来制御が困難であったコンタクトホール上端部の角取
り量を正確にコントロールすることができる。
従来制御が困難であったコンタクトホール上端部の角取
り量を正確にコントロールすることができる。
【００２６】また、平坦化工程以降に層間膜をもう一度
堆積するため配線間の耐圧に対するプロセスマージンが
広がる。
堆積するため配線間の耐圧に対するプロセスマージンが
広がる。
【図１】この発明の一実施例を示す断面図である。
【図２】この発明を多層の配線の間に用いた実施例を示
す断面図である。
す断面図である。
１ シリコン基板 ２ ＨＴＯ膜 ３ ＢＰＳＧ膜 ５ レジスト ６ コンタクトホール ７ 配線
Claims (1)
- 【請求項１】 半導体基板上に設けたシリコン酸化膜か
らなる層間絶縁膜に選択的にコンタクトホールを形成す
る半導体装置の製造方法において、前記層間絶縁膜は、
等方性ウエットエッチングに対するエッチング速度の異
なる二種類以上の絶縁膜を用いると共に、最上層に積層
する絶縁膜は、下層の膜のエッチング速度より速度の速
い膜からなり、上層の絶縁膜を選択的にエッチングする
ことにより、コンタクトホールの上部の角を取ることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27730191A JPH0590260A (ja) | 1991-09-26 | 1991-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27730191A JPH0590260A (ja) | 1991-09-26 | 1991-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590260A true JPH0590260A (ja) | 1993-04-09 |
Family
ID=17581631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27730191A Pending JPH0590260A (ja) | 1991-09-26 | 1991-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002512450A (ja) * | 1998-04-16 | 2002-04-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ポリキャップの除去により容易なポリ１コンタクトが得られるｎａｎｄ型フラッシュメモリ装置の製造方法 |
| KR100734081B1 (ko) * | 2001-06-28 | 2007-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성방법 |
-
1991
- 1991-09-26 JP JP27730191A patent/JPH0590260A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002512450A (ja) * | 1998-04-16 | 2002-04-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ポリキャップの除去により容易なポリ１コンタクトが得られるｎａｎｄ型フラッシュメモリ装置の製造方法 |
| KR100734081B1 (ko) * | 2001-06-28 | 2007-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성방법 |
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