JPH02191363A - 半導体集積回路の多層配線構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は信頼性が高い層間接続が可能な半導体集積回路
の多層配線構造に関する。

〈口）従来の技術 例えば特開昭６２−１３０５４２号（）ＩＯＩＬ２１／
８８）に記載されているように、半導体集積回路はその
高集積化に伴って多層配線構造が多用されている。その
−例をＭＯＳ−ＬＳＩを例にとり第３図及び第４図に示
す。

ＭＯＳ−ＬＳＩは、先ずシリコン基板（１）の表面部に
ＬＯＣＯ８法で選択的にフィールド酸化膜（２）を形成
した後、アクティブ領域の基板部にゲート酸化膜とゲー
ト電極（３）さらにはソース・ドレイン拡散層を形成し
、さらに中間絶縁膜としてのＰＳＧ膜〈４）をＣＶＤ法
で全面に堆積する。

以後の工程が多層配線工程で、まずスパッタ法によるＡ
ｌ−５ｉ膜の堆積とフォトエツチングにより、第１層目
のＡ１配線（５〉を形成する。必要に応じて、ＰＳＧ膜
＜４）を開孔したコンタクトホールを介して前記ソース
・ドレイン拡散層とのオーミック接続を行う、その後、
１層目Ａ１配線（５）と２ＭＩ目Ａ目配１配線間絶縁膜
としてのＰＳＧ膜（６）（７）とＳＯＧ膜（８）を堆積
させた後、この層間絶縁膜に反応性イオンエツチング（
ＲＩＥ）法でスルーホール（９）を１層目Ａ１配線（５
）上にて形成する。

その後、スパッタ法によるＡｌ−５ｉ膜の堆積とフォト
エツチングにより、スルーホール（９）を介して１層目
Ａ１配線り５）に接続きれる第２層目のＡ１配線（１０
）を形成する。さらに３層目、４層目と続く場合には、
上記多層配線工程を繰り返す。

（ハ）発明が解決しようとする課題 しかしながら、第３図に示すようにスルーホール（９）
がゲート電極（３）のエッヂをまたぐような場合、第４
図の断面図に示すようにスルーホール（９）内で段差が
生じ、この段差が断線等の不良を発生させて信頼性が低
下する欠点があった。スルーホール（９）をゲート電極
（３）の真上に配置すれば上記欠点は無いが、配線設計
の自由度を損うことと多層配線に使用するフォトマスク
の大幅設計変更を伴う欠点があった。

また、エッチをまたぐようにスルーホール（９）を開け
ると、スルーホール（９）内にＳＯＧ膜（８）が露出し
てしまう、すると、スルーホール（９）のエツチング時
に水分が蒸発して第１層目Ａ１配線（５）表面にＡ１□
Ｏ３等の薄膜が付着し、これが第１層目Ａ１配線（５）
と第２層目Ａ１配線（１０）との接続不良を引き起こす
等、信頼性の低下を招く欠点があった。

（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み成され、ゲート電極（１
３）に突出部（１４）を設け、この突出部（１４）が形
成する平坦面の上にスルーポール（２１〉を配置するこ
とにより、スルーホール（２１）が段差上に作られる従
来の欠点を改善するものである。また、前記平坦面に設
けてスルーホール（２１）の壁面にＳＯＧ膜（１９）が
露出しないような構成とすることにより、コンタクトの
信頼性低下を防止した多層配線構造を提供するものであ
る。

（＊）作用 本発明によれば、平坦面上にスルーホール（２１）を配
置できるので、層間断線等が無い信頼性の高い多層配線
構造を得ることができる。また、平坦面とすることによ
り、ＳＯＧ膜（１９）が液留まり部分にだけ存在するの
でスルーホール（２１）の壁面にＳＯＧ膜（１９）が露
出せずに済む。

（へ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図と第２図は夫々本発明を説明する為の平面図と断
面図である。ＭＯ８型集積回路を例にとると、先ずシリ
コン基板（１１）の表面にＬＯＧＯ３法で選択的にフィ
ールド酸化膜（１２）を形成し、フィールド酸化膜（１
２）で囲まれた図示せぬアクティブ領域の基板部にゲー
ト酸化膜とＣＶＤ法によるノンドープのポリシリコン（
Ｐｏ１ｙ−５ｉｌｉｃｏｎ　）層を堆積し、これをホト
エツチングすることによりゲート電極（１３）を形成す
る。ゲート電極（１３）は、ＭＯ８型トランジスタのゲ
ートとしての働きの他に、各ゲート電極（１３）間を電
気的に結線する第１の配線層としての役割も果す、従っ
て、ゲート電極（１３）は前記アクティブ領域でゲート
電極（１３）となる他前記フィールド酸化膜（１２）上
を配線設計に従って所望形状に延在する。また、フィー
ルド酸化膜（１２）上を延在し、その上部で層間接続が
行なわれるゲート電極（１３）の予定部分には第１図に
示す如く、フィールド酸化膜（１２）上の空きスペース
を利用して一部分だけ線幅を拡大し、突出部（１４）を
設ける。

ＭＯ８型トランジスタを構成するには、続いてゲート電
極（１３）をマスクとしたセルファライン技術によりＰ
型及びＮ型不純物をイオン注入して前記アクティブ領域
の基板部にソース・ドレイン拡散層を形成し、さらに第
１の層間絶縁膜（１５）としてのＰＳＧ膜をＣＶＤ法で
全面に堆積する。この第１の層間絶縁膜（１５）には、
必要に応じて前記ソース・ドレイン領域上又は前記ゲー
ト電極（１３）上に電気的接続の為のコンタクトホール
を設ける。

続いて多層配線構造を得るには、まず第１の層間絶縁膜
（１５）上にスパッタ法によるＡｌ−５ｉ３５の堆積と
ホトエツチングにより第２の配線層としての１層目Ａ１
配線（１６）を形成する。１層目Ａ１配Ｓ！１ｔ（１６
）は、主に前記ソース・ドレイン領域とコンタクトし夫
々のＭＯ８型トランジスタを結線すること及び電源電位
ｖＩｌｌＤ又はｖｓｓを印加することに用いられる。

次に、ゲート電極（１３）と１層目Ａ１配線（１５）が
作る段差を平坦化する第２の層間絶縁膜（１７）を形成
する。第２の眉間絶縁膜（１７）は、先ずＣＶＤ法によ
るＰＳＧ膜（１８）の堆積と、スピンオン塗布と焼成法
によるＳ　ＯＧ　（５ｐｉｎ　Ｏｎ　Ｇｌａｓｓ　）膜
（１９）の形成と、再びＣＶＤ法によるＰＳＧ膜＜２０
）の堆積により行なわれる。前記ＳＯＧ膜（１９）は、
全面に形成した後ＲＩＥ（リアクティブ・イオン・エツ
チング）等の異方性エツチングにより膜厚が一様に減じ
られ、平坦部ではＰＳＧ膜（１８）を露出し段差を有す
る所謂液留まり部分にだけ残存さける。

そして、１層目Ａ１を極（１５）の上の第２の層間絶縁
膜（１７）には更に上層の配線層とのコンタクトを行う
為のスルーホール（２１）が穿たれ、ゲート電極（１３
）の突出部（１４）上では突出部（１４）が設けられた
位置にスルーホール（２１）を設ける。ＳＯＧ膜（１９
）は段差部分にしか存在しないので、この位置にスルー
ホール（２１）を設けることによりスルーホール（２１
）の壁面は全てＰＳＧ膜（１８）（２０）が露出しＳＯ
Ｇ膜（１９）の露出を防止できる。

その後、第２の眉間絶縁膜（１７）上に再度スパッタ法
によるＡｌ−５ｉ［の堆積とホトエツチングにより第３
の配線層としての２層目Ａ１配線（２２）を形成する。

多層配線構造を採るのは下の配線とクロスさせることが
主目的であるから、結果として１層目Ａ１配線（１６）
はゲート電極（１３）と直交し、２層目Ａ１配線（２２
）はゲート電極（１３）と平行に延在する。

また、２層目Ａ１配線り２２）は主に電源電位ｖＤ０と
Ｖ３．を１層目Ａ１配線（１６）に印加するのに用いら
れる。そして、２層目Ａ１配線（２２）はゲート電極（
１３）の突出部（１４）が作る平坦な面の上でＩＦｒ！
Ｉ目Ａ１配線（１６）とコンタクトする。

以上に説明した本願の多層配線構造によれば、ゲート電
極（１３）の突出部（１４）が作る平坦面の上でＩＮ目
Ａ１配線り１６）と２層目配線（２２）とがコンタクト
するような構成としたので、段切れ、断線等が無い信頼
性の高い層間接続を行うことができる。

また、ＳＯＧ膜（１９）が液留まりにしか存在しない構
成を採るので、スルーホール（２１）を平坦部に設ける
ことにより、ＳＯＧ膜（１９）がスルーホール（２１）
の壁面に出現することが無く、従って信頼性の低下を招
くことも無い。

（ト）発明の効果 以上に説明した如く、本発明によればゲート電極（１３
）の突出部〈１４）が作る平坦面の上で層間接続を行う
ようにしたので、結線不良が生じることの無い、信頼性
が高い半導体集積回路を提供できる利点を有する。また
、本発明は従来例と比較して、マスク変更がゲート電極
（１３）のものだけで済むので、大幅な設計変更を強い
られない利点を有する。きらに、ＳＯＧ膜（２１）の露
出を防止できるので、１層目Ａ１配線（１６）表面が変
質することが無くコンタクトの信頼性を更に向上できる
利点をも有する。

【図面の簡単な説明】

第１図と第２図は夫々本発明を説明する為の平面図と断
面図、第３図と第４図は夫々従来例を説明する為の平面
図と断面図である。

Claims (5)

【特許請求の範囲】
1. （１）不可避的に段差を作る第１の配線層と、この第１
   の配線層を覆う第１の層間絶縁膜と、前記第１の層間絶
   縁膜上を延在する第２の配線層と、 この第２の配線層を覆う第２の層間絶縁膜と、前記第１
   の配線層の中心線に対して偏在し前記第２の層間絶縁膜
   に設けられたスルーホールと、前記第２の層間絶縁膜上
   を延在し前記スルーホールを介して前記第２の配線層と
   層間接続する第３の配線層とを具備し、 前記第１の配線層に一部分だけ線幅を太くした突出部を
   設け、この突出部が作る平坦面の上に前記スルーホール
   を配置したことを特徴とする半導体集積回路の多層配線
   構造。
2. （２）前記第１の配線層と前記第２又は第３の配線層の
   どちらか一方とが平行に延在することを特徴とする請求
   項第１項に記載の半導体集積回路の多層配線構造。
3. （３）前記第１の配線層はゲート電極用のポリシリコン
   層であることを特徴とする請求項第１項に記載の半導体
   集積回路の多層配線構造。
4. （４）不可避的に段差を作る第１の配線層と、この第１
   の配線層を覆う第１の層間絶縁膜と、前記第１の層間絶
   縁膜上を延在する第２の配線層と、 この第２の配線層を覆い少なくともその一部がＳＯＧ（
   ＳｐｉｎＯｎＧｌａｓｓ）膜で構成される第２の層間絶
   縁膜と、 前記第１の配線層の中心線に対して偏在し前記第２の層
   間絶縁膜に設けられたスルーホールと、前記第２の層間
   絶縁膜上を延在し前記スルーホールを介して前記第２の
   配線層と層間接続する第３の配線層とを具備し、 前記第１の配線層に一部分だけ線幅を太くした突出部を
   設け、この突出部が作る平坦面の上に前記スルーホール
   を配置すると共に、前記スルーホール内において前記Ｓ
   ＯＧ膜が露出しないようにしたことを特徴とする半導体
   集積回路の多層配線構造。
5. （５）前記ＳＯＧ膜は段差部にのみこれを平坦化するよ
   うに存在し平坦部においては除去されて成ることを特徴
   とする請求項第４項に記載の半導体集積回路の多層配線
   構造。