JPS6231176A - 積層型半導体装置 - Google Patents
積層型半導体装置Info
- Publication number
- JPS6231176A JPS6231176A JP60171459A JP17145985A JPS6231176A JP S6231176 A JPS6231176 A JP S6231176A JP 60171459 A JP60171459 A JP 60171459A JP 17145985 A JP17145985 A JP 17145985A JP S6231176 A JPS6231176 A JP S6231176A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- stacked semiconductor
- recrystallized
- active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/667—Vertical DMOS [VDMOS] FETs having substrates comprising insulating layers, e.g. SOI-VDMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、再結晶法によって形成された再結晶層を含む
２層以上の能動層を有する積層型半導体装置に関するも
のである。
２層以上の能動層を有する積層型半導体装置に関するも
のである。
〈従来の技術〉
従来よシ、２次元ＬＳＩの近い将来に予想される困難に
対処すべく、更には２次元では不可能な３物元構造を生
かした新たな多機能デバイスを目指して、立体的に能動
回路を集積した積層型半導体装置の研究開発が活発に行
なわれている。
対処すべく、更には２次元では不可能な３物元構造を生
かした新たな多機能デバイスを目指して、立体的に能動
回路を集積した積層型半導体装置の研究開発が活発に行
なわれている。
この積層型半導体装置を構成する場合、一般的にはまず
２次元デバイスを形成した活性層の上に絶縁層を堆積し
、更にその上に単結晶シリコン層を再結晶法等により形
成する。次にこの層内にデバイスを作り込むこともに上
下の素子間を接続する。これを繰シ返して多層からなる
積層型半導体装置を形成していた。そして積層型半導体
装置の上記の再結晶層に形成されるＭＯＳ構造素子は第
３図に示すように従来の２次元ＬＳＩの形成に用いられ
る横方向に電流の流れる横型構造の素子である。
２次元デバイスを形成した活性層の上に絶縁層を堆積し
、更にその上に単結晶シリコン層を再結晶法等により形
成する。次にこの層内にデバイスを作り込むこともに上
下の素子間を接続する。これを繰シ返して多層からなる
積層型半導体装置を形成していた。そして積層型半導体
装置の上記の再結晶層に形成されるＭＯＳ構造素子は第
３図に示すように従来の２次元ＬＳＩの形成に用いられ
る横方向に電流の流れる横型構造の素子である。
第３図において、１１は一層目能動層、１２は絶縁層、
１３はドレインまたはソーヌ層、１４は２層目基板、１
５はドレインまたはソース電極、１６はゲートであシ、
ドレイン電極・ソース電極とも同一平面内で引き出され
、素子を流れる電流は図中矢印で示すように横方向に流
れている。
１３はドレインまたはソーヌ層、１４は２層目基板、１
５はドレインまたはソース電極、１６はゲートであシ、
ドレイン電極・ソース電極とも同一平面内で引き出され
、素子を流れる電流は図中矢印で示すように横方向に流
れている。
〈発明が解決しようとする問題点〉
このように従来の積層型半導体装置にあっては各能動層
を積層することによシ、その集積度を上げることは可能
であるものの、各能動層内に作υ込まれる素子は横方向
に電流の流れる構造であるため、装置の縮小化に限度が
あシ、特に積層型半導体装置の利点を充分に生かせる素
子構造とは言い′難く、その改善が望まれていた。
を積層することによシ、その集積度を上げることは可能
であるものの、各能動層内に作υ込まれる素子は横方向
に電流の流れる構造であるため、装置の縮小化に限度が
あシ、特に積層型半導体装置の利点を充分に生かせる素
子構造とは言い′難く、その改善が望まれていた。
本発明は上記の点にかんがみて創案されたものであり、
より高集積化を可能とする構造を備えた積層型半導体装
置を提供することを目的としている。
より高集積化を可能とする構造を備えた積層型半導体装
置を提供することを目的としている。
く問題点を解決するための手段〉
上記の目的を達成するため、本発明は再結晶層を有する
積層型半導体装置において、再結晶層に垂直構成のＭＯ
３型能動素子を備えるように構成している。
積層型半導体装置において、再結晶層に垂直構成のＭＯ
３型能動素子を備えるように構成している。
〈作 用〉
上記のよう、な構成によシ、２層目以上の再結晶層に作
シ込まれるＭＯ３型能動素子の電流は上下方向に流れる
ことになり、その結果、より高集積化の実現が可能とな
り、積層型半導体装置の特徴が効果的に引き出されるこ
とになる。
シ込まれるＭＯ３型能動素子の電流は上下方向に流れる
ことになり、その結果、より高集積化の実現が可能とな
り、積層型半導体装置の特徴が効果的に引き出されるこ
とになる。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。第１図は本発明の一実施例装置における２層目以後の
能動層に作シ込まれるＭＯＳＩ−ランジスタの構造を示
す断面図である。
。第１図は本発明の一実施例装置における２層目以後の
能動層に作シ込まれるＭＯＳＩ−ランジスタの構造を示
す断面図である。
第１図において、１は１層目能動層、２は１層目能動層
１上に積層形成された絶縁層、４は絶縁６はゲート、７
はソース電極、８は１層目能動層ｌと２層目能動層との
接続配線（スルーホー）Ｖ ）、９は絶縁膜である。
１上に積層形成された絶縁層、４は絶縁６はゲート、７
はソース電極、８は１層目能動層ｌと２層目能動層との
接続配線（スルーホー）Ｖ ）、９は絶縁膜である。
次に、上記のような構造の素子の作製方法をｎチャネル
型素子を例にして説明するが、ＰとＮを置き換えること
によｆｉＰチャネル型ＭＯＳ素子の作製についても同様
である。
型素子を例にして説明するが、ＰとＮを置き換えること
によｆｉＰチャネル型ＭＯＳ素子の作製についても同様
である。
まず、従来法を用いて、１層目能動層１に１層目のＬＳ
Ｉを形成し、その後、層間結合を行なうためのスルーホ
ー／Ｉ／８を形成する。このスルーホール８の形成はポ
リシリコンを堆積し、平坦化後ヌルーホール部分８をｎ
＋ポリシリコンにするようＰ＋またはＡ５ のイオン
注入及び拡散を行なって形成する。次に２層目能動層と
なるポリシリコンを比較的厚く（１μｍ以上）堆積し、
レーザー・アニール等により再結晶化する。次にＮタイ
プとなるようＰ＋またはＡ８を打ち込み、拡散する。
Ｉを形成し、その後、層間結合を行なうためのスルーホ
ー／Ｉ／８を形成する。このスルーホール８の形成はポ
リシリコンを堆積し、平坦化後ヌルーホール部分８をｎ
＋ポリシリコンにするようＰ＋またはＡ５ のイオン
注入及び拡散を行なって形成する。次に２層目能動層と
なるポリシリコンを比較的厚く（１μｍ以上）堆積し、
レーザー・アニール等により再結晶化する。次にＮタイ
プとなるようＰ＋またはＡ８を打ち込み、拡散する。
このとき再結晶層４とヌル−ホー／ｌ／ ８中のポリシ
リコンとのコンタクトは、ポリシリコン中のＰ＋または
Ａ８が基板中に拡散するため、オーミック・コンタクト
が保証される。次に、基板エッチ等による素子分離を行
ったのち、ゲート酸化膜９を形成する。ゲート電極６の
形成のためのゲート・ポリシリコンを付着、パターニン
グしたのち、Ｂ＋及びＰ （またはＡｓ）を二重イオン
注入し、２層３１及びＮＮ３２を第１図の如く形成する
。ソース・コンタクトは２層３１と８層３２の両方にわ
たってソース電位がとれるようコンタクトの穴あけを行
う。最後にＡｌ蒸着、パターニングを待なってソース電
極７を形成し、更に保護膜をつけて、本発明に係るデバ
イスの作製を完成する。
リコンとのコンタクトは、ポリシリコン中のＰ＋または
Ａ８が基板中に拡散するため、オーミック・コンタクト
が保証される。次に、基板エッチ等による素子分離を行
ったのち、ゲート酸化膜９を形成する。ゲート電極６の
形成のためのゲート・ポリシリコンを付着、パターニン
グしたのち、Ｂ＋及びＰ （またはＡｓ）を二重イオン
注入し、２層３１及びＮＮ３２を第１図の如く形成する
。ソース・コンタクトは２層３１と８層３２の両方にわ
たってソース電位がとれるようコンタクトの穴あけを行
う。最後にＡｌ蒸着、パターニングを待なってソース電
極７を形成し、更に保護膜をつけて、本発明に係るデバ
イスの作製を完成する。
このように作製された素子構造においては、電流は第１
図中の矢印の如く上下方向に流れる。また、再結晶層４
の厚さを大きくすると、高耐圧化が図れるという利点が
ある反面、双方向性に問題があシ、トランスファーゲー
トで使用する場合には考慮が必要となる。
図中の矢印の如く上下方向に流れる。また、再結晶層４
の厚さを大きくすると、高耐圧化が図れるという利点が
ある反面、双方向性に問題があシ、トランスファーゲー
トで使用する場合には考慮が必要となる。
第２図は電流が上下方向に流れるトランジヌタ構造の別
の例を示す素子構造断面図であシ、第１図と同一部分は
同一符号で示している。
の例を示す素子構造断面図であシ、第１図と同一部分は
同一符号で示している。
第２図において、１は１層目能動層、２は絶縁膜、４１
はＢ＋層、４２はＰ層、４３はＢ＋層、５はドレインま
たはソース電極、６はゲート、−８は１層目と２層目の
接続配線用ヌル−ホールである。
はＢ＋層、４２はＰ層、４３はＢ＋層、５はドレインま
たはソース電極、６はゲート、−８は１層目と２層目の
接続配線用ヌル−ホールである。
次に、この第２図に示した構造の素子の作製方法を説明
すると、上層能動層を再結晶化して形成するところまで
、第１図に示した素子の作製と同一方法で作製する。次
に再結晶層基板をＢ＋とじたのち、マヌクなしでＢ＋と
Ｐ＋（またはＡ＋、）の二重イオン注入を行ない、上部
から下部へ向けてｎ＋層３１，２層３２及びｎ＋層３３
のＢ＋Ｐ ｎ＋三層構造とする。次に再結晶層をテーパ
ーエスチングし、その側面にゲート酸化膜２１をつけ、
このテーパーエツチング部分にポリシリコンでゲート６
を構成する。更に酸化膜２２をつけたのち、コンタクト
・ホールの形成、Ａｌ蒸着・パターニングを行なってド
レインまたはソース電極５を形成し、最後に保護膜をつ
けてデバイスの作成を完了する。
すると、上層能動層を再結晶化して形成するところまで
、第１図に示した素子の作製と同一方法で作製する。次
に再結晶層基板をＢ＋とじたのち、マヌクなしでＢ＋と
Ｐ＋（またはＡ＋、）の二重イオン注入を行ない、上部
から下部へ向けてｎ＋層３１，２層３２及びｎ＋層３３
のＢ＋Ｐ ｎ＋三層構造とする。次に再結晶層をテーパ
ーエスチングし、その側面にゲート酸化膜２１をつけ、
このテーパーエツチング部分にポリシリコンでゲート６
を構成する。更に酸化膜２２をつけたのち、コンタクト
・ホールの形成、Ａｌ蒸着・パターニングを行なってド
レインまたはソース電極５を形成し、最後に保護膜をつ
けてデバイスの作成を完了する。
この構造においては、電流は第２図中の矢印のように上
下方向に流れる。なお、この構造においては、双方向特
性が保証され、トラン簡スフアゲートとして使用しても
何ら問題は生じない。
下方向に流れる。なお、この構造においては、双方向特
性が保証され、トラン簡スフアゲートとして使用しても
何ら問題は生じない。
〈発明の効果〉
以上のように本発明によれば、電流を上下方向に流す縦
型トランジスタを再結晶層内に形成した積層型半導体装
置が提供され、デバイスの縮小化が可能となシ、積層型
半導体装置の有する利点をより一層引き出すことが出来
、装置のよυ高集積化を実現することが出来る。
型トランジスタを再結晶層内に形成した積層型半導体装
置が提供され、デバイスの縮小化が可能となシ、積層型
半導体装置の有する利点をより一層引き出すことが出来
、装置のよυ高集積化を実現することが出来る。
第１図は本発明の一実施例装置における２層目以後の能
動層に作り込まれるＭＯＳトランジスタの構造を示す断
面図、第２図は他の実施例における素子構造断面を示す
図、第３図は従来の装置における横型構造素子を示す断
面図である。 １・・ＩＭ目能動層、 ２・・絶縁膜、 ３１ ・
Ｐ層、 ３２・・一層、 ４・・・再結晶層（ｎ層また
はｎ層）、 ６・・・ゲート、 ７・・・ソース電極、
８・・・１層目能動層と２層自能動層との接続配線（７
，７レーホ −ル ）、 ９・・ 絶縁膜。
動層に作り込まれるＭＯＳトランジスタの構造を示す断
面図、第２図は他の実施例における素子構造断面を示す
図、第３図は従来の装置における横型構造素子を示す断
面図である。 １・・ＩＭ目能動層、 ２・・絶縁膜、 ３１ ・
Ｐ層、 ３２・・一層、 ４・・・再結晶層（ｎ層また
はｎ層）、 ６・・・ゲート、 ７・・・ソース電極、
８・・・１層目能動層と２層自能動層との接続配線（７
，７レーホ −ル ）、 ９・・ 絶縁膜。
Claims (1)
- １、再結晶層を有する積層型半導体装置において、上記
再結晶層に垂直構成のＭＯＳ型能動素子を備えてなるこ
とを特徴とする積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171459A JPS6231176A (ja) | 1985-08-02 | 1985-08-02 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171459A JPS6231176A (ja) | 1985-08-02 | 1985-08-02 | 積層型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231176A true JPS6231176A (ja) | 1987-02-10 |
Family
ID=15923497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171459A Pending JPS6231176A (ja) | 1985-08-02 | 1985-08-02 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296281A (ja) * | 1987-05-28 | 1988-12-02 | Fujitsu Ltd | 半導体装置 |
| WO2002041403A3 (de) * | 2000-11-14 | 2002-12-05 | Infineon Technologies Ag | Mos-niedervolt-vertikaltransistor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106688A (en) * | 1976-03-05 | 1977-09-07 | Nec Corp | Field-effect transistor |
| JPS5617071A (en) * | 1979-07-20 | 1981-02-18 | Fujitsu Ltd | Semiconductor device |
| JPS5893270A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6012769A (ja) * | 1983-07-01 | 1985-01-23 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS60124974A (ja) * | 1983-12-12 | 1985-07-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置作製方法 |
-
1985
- 1985-08-02 JP JP60171459A patent/JPS6231176A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106688A (en) * | 1976-03-05 | 1977-09-07 | Nec Corp | Field-effect transistor |
| JPS5617071A (en) * | 1979-07-20 | 1981-02-18 | Fujitsu Ltd | Semiconductor device |
| JPS5893270A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6012769A (ja) * | 1983-07-01 | 1985-01-23 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS60124974A (ja) * | 1983-12-12 | 1985-07-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置作製方法 |
Cited By (2)
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|---|---|---|---|---|
| JPS63296281A (ja) * | 1987-05-28 | 1988-12-02 | Fujitsu Ltd | 半導体装置 |
| WO2002041403A3 (de) * | 2000-11-14 | 2002-12-05 | Infineon Technologies Ag | Mos-niedervolt-vertikaltransistor |
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