JPH02193247A - 複数のマイクロコンピュータを有する制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は複数のマイクロコンピュータを備えた制御装置
に関する。

［従来の技術１ 第７図は、例えば３個のマイクロコンピュータ３０１．
３０２．３０３を備え、個別の制御対象を個別に或は相
関的に制御するための従来の制御システムのブロック図
である。

第７図に示す制御システムにおいては、マイクロコンピ
ュータ３０１，３０２，３０３の各アドレス端子がアド
レスバス３１０に接続され、マイクロコンピュータ３０
２，３０２．３０３の各データ端子がデータバス３１１
に接続されていて、各マイクロコンピュータ３０１，３
０２．３０３は、相関的な制御を行うため、アドレスバ
ス３１Ｏを介してアドレスデータを相互に伝送した後、
データバス３１１を介してデータを相互に伝送して、時
分割で制御に必要な情報データの交換を行う。

［発明が解決しようとする課題］ しかしながら、上述の従来例の制御システムにおいては
、１対のアドレスバス３１０及び１対のデータバス３１
１を介して、それぞれアドレスデータ及びデータを時分
割で交換しているために、アドレスバス３１０及びデー
タバス３１１の使用を制御するためのソフトウェア又は
ハードウェアが必要となり、当該制御システムの構成が
複雑になる。また、いずれか２個のマイクロコンピュー
タが通信中においてはもう１つのマイクロコンピュータ
がバス３１０，３１１を介して通信を行うことができな
いので待機しなければならず、これによって個々のマイ
クロコンピュータ３０１’、３０２．３０３の処理速度
が低下するという問題点があった。

本発明の目的は以上の問題点を解決し、従来例に比較し
構成が簡単であるとともに個々のマイクのマイクロコン
ピュータ（以下、第１のマイクロコンピュータという。

）の演算処理部からもう１つのマイクロコンピュータ（
以下、第２のマイクロコンピュータという。）の演算処
理部へデータを転送する場合、まず、上記第１のマイク
ロコンピュータの演算処理部がデータを上記第１のマイ
クロコンピュータのマスタバス及び上記第２のマイクロ
コンピュータのスレーブバスを介して上記デュアルポー
トＲＡＭに書き込む。次いで、第２のマイクロコンピュ
ータの演算処理部は、上記デュアルポートＲＡＭに書き
込まれたデータを読み出し、これによって、上記第１の
マイクロコンピュータの演算処理部から上記第２のマイ
クロコンピュータの演算処理部へのデータの転送が終了
する。

さらに、上記第２のマイクロコンピュータの演算処理部
から上記第１のマイクロコンピュータの演算処理部へデ
ータを転送する場合、上記第２のマイクロコンピュータ
の演算処理部は予め、データを上記デュアルポートＲＡ
Ｍに書き込む。次いで、上記第１のマイクロコンピュー
タの演算処理ロコンピュータの処理速度を改善すること
ができる複数のマイクロコンピュータを備えた制御装置
を提供することにある。

［課題を解決するための手段］ 本発明は、複数のマイクロコンピュータからなる制御装
置であって、各マイクロコンピュータは、演算処理部と
他のマイクロコンピュータ又は外部装置とのデータの通
信を行うためのバスを少なくとも有しており、該バスは
、他のマイクロコンピュータ又は外部装置に直接に接続
され、上記演算処理部によって直接に制御されるマスタ
バスと、他のマイクロコンピュータ又は外部装置にデュ
アルポートＲＡＭを介して接続され、該他のマイクロコ
ンピュータ又は外部装置によりデータの通信が制御され
るスレーブバスとで構成されていることを特徴とする。

また、上記マスタバスと上記スレーブバスの構成が同一
であることを特徴とする。

［作用］ 以上のように構成した制御装置において、１つ部が、上
記デュアルポートＲＡＭに書き込まれたデータを、上記
第２のマイクロコンピュータのスレーブバス及び上記第
１のマイクロコンピュータのマスタバスを介して読み出
し、これによって、上記第２のマイクロコンピュータの
演算処理部から上記第１のマイクロコンピュータの演算
処理部へのデータの転送が終了する。

以上のように、各マイクロコンピュータの演算処理部が
、上記デュアルポー）ＲＡＭを介して、他のマイクロコ
ンピュータ又は外部装置と接続されているので、各マイ
クロコンピュータの演算処理部は独立して動作すること
ができる。

また、各マイクロコンピュータのマスタバスとスレーブ
バスの構成が同一である場合、他のマイクロコンピュー
タ又は外部装置との接続を容易に行うことができる。

［実施例］ 第１図は本発明の一実施例である３個のマイクロコンピ
ュータｌ、２．３を備えた制御システムのブロック図で
ある。

この制御システムは、上位階層のマイクロコンピュータ
ｌと２個の下位階層のマイクロコンピュータ２，３を備
え、上位階層のマイクロコンピュータ１は、下位階層の
マイクロコンピュータ２゜３の各スレーブバスＳＢ２．
ＳＢ３と接続されマイクロコンピュータ２，３とそれぞ
れデータの通信を行うため中央演算地理装置（以下、Ｃ
ＰＵという。）ｔＯａによって直接に制御されるマスタ
バスＭＢＩを有し、一方、下位階層の各マイクロコンピ
ュータ２．３はそれぞれ、入出力コントローラ７２ａ、
７２ｂと接続され入出力コントローラ７２ａ、７２ｂと
データの通信を行うためＣＰＵ１０ｂ、マイクロコンピ
ュータ３のＣＰＵ　（図示せず。）によって直接に制御
されるマスタバスＭＢ２．ＭＢ３と、マイクロコンピュ
ータ１にデュアルボー１−ＲＡＭ（以下、ＤＰ−ＲＡＭ
という。）６０を介して接続されマイクロコンピュータ
１によりデータの通信が制御されるスレーブバスＳＢ２
、ＳＢ３を有していることを特徴としている。

ここで、この制御システムは、センサ７０ａ、７ＣＰＵ
１０ａのデータ入出力端子Ｄ７−Ｄｏは、８ビツトのデ
ータバス３２ａに接続され、ＣＰＵ１０ａのリセット信
号入力端子ＲＥＳＥＴ、レディ信号入力端子ＲＥＡＤＹ
及び割込み信号入力端子ＩＮＴは、３ビツトのステータ
スバス３３ａに接続される。ＣＰＵｌ０ａは、ＲＯＭ１
４ａに蓄積されたシステムプログラムに従って動作し、
ステータスバス３３ａを介して入力される各入力信号と
データバス３２ａを介して入力されるデータに基づいて
所定の演算等を行った後、所定の制御のためアドレスを
アドレスバス３１ａに出力するとともに、データをデー
タバス３２ａに出力する。

さらに、ＣＰＵ　Ｉ　Ｑ　ａは、ＲＡＭ１３　ａ、ＲＯ
Ｍ１４ａ、並びに詳細後述するＤＰ−ＲＡＭ６０にアク
セスするとき、アドレス有効信号ＡＳＴＢをコントロー
ルバス３０ａに出力したＬ　Ｈレベル（データの読出し
の場合。）又はＬレベルの（データの書込みの場合。）
読出し書込み信号Ｒ／Ｗをコントロールバス３０ａに出
力する。

第２図は、デコーダｌｌａが各モジュール１２０ｂで検
出される検出信号に基づいて、所定の制御のための演算
等を行い、演算された制御データをアクチュエータ７４
ａ、７４ｂに出力して制御する。なお、第１図において
、下位階層のマイクロコンピュータ３は、その基本構成
がいま１つのマイクロコンピュータ２と同じなので、大
幅に簡略化して図示しである。

上位階層のマイクロコンピュータ１は、マイクロコンピ
ュータｌ内の制御を行うＣＰＵ１０ａと、デコーダｌｌ
ａと、タイマー１２ａと、ランダムアクセスメモリ（以
下、ＲＡＭという。）１３ａと、リードオンリーメモリ
（以下、ＲＯＭという。

）１４ａと、バッファアンプ２０ａ、５１ａ、５２’ａ
、５３ａと、双方向バッファアンプ５４ａと、信号発生
回路４０ａを備える。

ＣＰＵｌ０ａのアドレス有効信号出力端子ＡＳＴＢと読
出し書込み信号出力端子Ｒ／Ｗは、２ビツトのコントロ
ールバス３０ａに接続され、ＣＰＵ１０ａのアドレス出
力端子Ａ１６−ＡＯは、１７ビツトのアドレスバス３１
ａに接続される。また、ａ、１３ａ、１４ａに対してセ
レクト信号を出力する際に用いられる、マイクロコンピ
ュータｌのアドレスマツプを示す図であり、第２図のア
ドレスマツプにおいて、アドレスを１６進数で表示して
いる。

第２図のアドレスマツプにおいて、アドレス０００００
から０７ＦＦＦまでは、マスタバスＭＢ１を介してマイ
クロコンピュータ２，３又は別の外部装置とデータの通
信を行うときのアドレスであり、ここで、アドレスｏｏ
ｏｏｏから０３ＦＦＦまでは下位階層のマイクロコンピ
ュータ２．３以外の外部装置とデータの通信を行うとき
のアドレスとして使用され、アドレス０４０００から０
７ＦＦＦまでは、下位階層のマイクロコンピュータ２，
３とデータの通信を行うときのアドレスとして使用され
る。ここで、アドレス０４０００から０４７ＦＦまでは
、マイクロコンピュータ２とデータの通信を行うときの
アドレスとして使用され、アドレス０４８００から０４
ＦＦＦまでは、マイクロコンピュータ３とデータの通信
を行うときのアドレスとして使用され、以下、同様にし
て、上位階層のマイクロコンピュータ１に最大８個の下
位階層のマイクロコンピュータを接続できるように、ア
ドレス割り当てされている。

また、アドレス０８０００から０８７ＦＦまでは上位階
層のマイクロコンピュータにデータを送信するときに使
用するアドレスであり、このマイクロコンピュータｌの
場合は使用されない。

さらに、アドレス０８８００からｌＦＦＦＦまでは、マ
イクロコンピュータ１の内部モジュールを指定するため
のアドレスである。ここで、アドレス０８８００から０
８ＦＦＦまではタイマ１２ａ及び入出力コントローラ（
マイクロコンピュータ１は備えず、下位階層のマイクロ
コンピュータ２．３に備えられる。、）を指定するため
のアドレスとして使用され、また、アドレス０９０００
から０ＦＦＦＦまではＲＡＭ１３ａを指定するためのア
ドレスとして使用され、さらに、アドレス１００００か
ら１ＦＦＦＦまでは、ＲＯＭ１４ａを指定するための゛
アドレスとして使用される。

３ａを介してＣＰＵ１０ａのリセット信号入力端子ＲＥ
ＳＥＴ及び割込み信号入力端子ＩＮＴに入力される。

信号発生回路４０ａは、データバスＡＤ７−ＡＤＯにお
いて上位８ビツトのアドレス（以下、上位アドレスとい
う。）と下位８ビツトのアドレス（以下、下位アドレス
という。）を時分割に伝送するため、第４図に示すよう
に、時刻ｔ１における読出し書込み信号Ｒ／Ｗの変化に
応答して、Ｌレベルの上位アドレス有効信号πＡｓをバ
ッファアンプ５１ａ乃至５４ａに出力した後、時刻ｔ１
から時間Δを後の時刻ｔ２において、Ｌレベルの下位ア
ドレス有効信号ＬＡＳをバッファアンプ５１ａ乃至５４
ａに出力する。

マスタバスＭＢＩは、１ビツトのレディ信号線ＲＥＡＤ
Ｙと、３ビツトのコントロールバスＨＡＳ、ＬＡＳ、Ｒ
／Ｗと、８ヒットノテータハスＡＤ７−ＡＤＯからなり
、下位階層のマイクロコンピュータ２．３の各スレーブ
バスＳＢ２．３Ｂ３に接続される。

デコーダｌｌａは、ＣＰＩＪＩＯａからアドレスバス３
１ａを介して入力されるアドレスに基づいて、かつ上述
の第２図のアドレスマツプに従って、タイマー１２ａＳ
ＲＡＭＩ　３ａ、又はＲＯＭ１４ａに各モジュールをイ
ネーブルするためのセレクト信号ＳＥＬを出力する。Ｒ
ＡＭ１ａａは、コントロールバス３０ａ１アドレスバス
３１ａ及びデータバス３２ａに接続され、Ｌレベルの読
出し書込み信号Ｒ／Ｗに応答してＣＰＵ１Ｏａからデー
タバス３２ａを介して入力されるデータを一時的に蓄積
し、また、Ｈレベルの読出し書込み信号Ｒ／Ｗに応答し
て蓄積されたデータをデータバス３２ａに出力する。Ｒ
ＯＭ１Ｊａは、コントロールバス３０ａ１アドレスバス
３１ａ及びデータバス３２　ａ　ニ接続され、Ｈレベル
の読出し書込み信号Ｒ／Ｗに応答してＲＯＭ１４ａ内に
蓄積されているデータをデータバス３２ａに出力する。

外部装置（図示せず。）から出力されるリセ・ント信号
ＲＥＳＥＴ及び割込み信号ＩＮＴがそれぞれ、バッファ
アンプ２０ａ及びステータスバス３バッファアンプ５１
ａは、常にイネーブルされ、信号発生回路４０ａから入
力される上位アドレス信ずπ頂１及び下位アドレス有効
信号ＬＡＳ、並びにコントロールバス３０ａから入力さ
れる読出し書込み信号Ｒ／Ｗを緩衝増幅した後、マスタ
バスＭＢＩのコントロールバスＨＡＳ、ＬＡＳ、Ｒ／Ｗ
に出力する。バッファアンプ５２ａは、上位有効アドレ
ス信号ＲＡＳがＨレベルからＬレベルに立ち下がる前後
△（時間のみイネーブルされ、アドレスバス３１ａから
入力される上位アドレスを緩衝増幅した後、マスタバス
ＭＢＩのデータバスＡＤ　７−ＡＤ　Ｏに出力する。バ
ッファアンプ５３ａは、下位有効アドレス信号ＬＡＳが
ＨレベルからＬレベルに立ち下がる前後△を時間のみイ
ネーブルされ、アドレスバス３１ａから入力される下位
アドレスを緩衝増幅した後、マスタバスＭＢ１のデータ
バスＡＤ７−ＡＤＯに出力する。双方向バッファアンプ
５４ａは、ＬＡＳが立ち下がった後、△を時間経過して
からイネーブルされ、πＡＳが立ち上がると同時に、デ
イスネーブされる。

データバス３２ａから入力される８ビツトのデータを緩
衝増幅した後マスタバスＭＢ１のデータバスＡＤ７−Ａ
ＤＱに出力するとともに、マスタバスＭＢＩのデータバ
スＡＤ　７−ＡＤ　Ｏから入力される８ビツトのデータ
を緩衝増幅した後データバス３２ａに出力する。バッフ
ァアンプ５５ａは、マスタバスＭＢＩのレディ信号線Ｒ
ＥＡＤＹから入力されるレディ信号を緩衝増幅した後、
ステータスバス３３ａを介してＣＰｔＪ　Ｉ　Ｏ＆のレ
ディ信号入力端子ＲＥＡＤＹに出力する。

下位階層のマイクロコンピュータ２は、マイクロコンピ
ュータｌの各対応するモジュールとそれぞれ同様の作用
を有するＣＰＵ　Ｉ　Ｏｂ、デコーダ１１ｂ、タイマー
１２ｂ、ＲＡＭ１３ｂ、ＲＯＭ１４ｂ１バツフアアンプ
２０ｂ、５１ｂ、５２ｂ。

５３ｂ、５５ｂ、双方向バッファアンプ５４ｂ１及び信
号発生回路４０ｂを備えるとともに、さらに、入出力コ
ントローラ１５ｂと、バッファアンプ２１ｂ、６２．６
３ｂと、ＤＰ−ＲＡＭ６０と、デコーダ６１と、ラッチ
回路６４ｂ、６５ｂ、６６ｂと、双方向バッファアンプ
６７ｂと、オーブンコレクタ型バッファアンプ６８ｂを
備える。

デコーダ１１ｂは、アドレスバス３１ｂから入力される
アドレスに基づいて、各モジュールをイネーブルするた
めのセレクト信号ＳＥＬを、タイマ１２ｂ、ＲＡＭ１３
ｂ、ＲＯＭ１４ｂ、入出力コントローラ１５ｂ１又はＤ
Ｐ−ＲＡＭ６０に出力する。

上位階層のマイクロコンピュータ１に対する下位階層の
マイクロコンピュータ２の割り当て番号を指定する３ビ
ツトの下位階層ＭＣ指定信号Ｓ２−８Ｏが、バッファア
ンプ２１ｂを介して入出力コントローラ１５ｂに入力さ
れる。例えば、マイクロコンピュータ２の割り当て番号
が”１″である場合、”ｏｏｏ”の指定信号Ｓ２−５ｏ
が入力される。また、後述するマイクロコンピュータ３
０割り当て番号が°″２°′である場合、”００１”の
指定信号３２−５０がマイクロコンピュータ３に入力さ
れる。以下、別の下位階層のマイクロコンピュータを接
続する場合であっても、同様であ＝１５ る。

入出力コントローラ１５ｂは、入力される指定信号Ｓ２
−３ｏをデコーダ６１に出力するとともに、データバス
３２ｂ上のデータを監視しＣＰＵ１０ｂの処理が終了し
ているか否かを示す８ビツトの処理状態信号をバッファ
アンプ６２．６８ｂを介してスレーブバスＳＢ２のデー
タバスＡＤ７−ＡＤＯに出力する。ここで、下位階層の
マイクロコンピュータ２，３のＣＰＵの処理が終了して
いるとき、上記処理状態信号を”ｏｏｏｏｏｏ。

Ｏ″とする。また、上位階層のマイクロコンピュータｌ
から見て、下位階層のどのマイクロコンピュータ２．３
内のＣＰＵの処理が未終了である（以下、未終了時とい
う。）か否かを判別するため、マイクロコンピュータ２
内の入出力コントローラ１５ｂから出力される未終了時
の処理状態信号を”　０００００００１”　　（最下位
ビットを”１″とする。）とし、マイクロコンピュータ
３内の入出力コントローラ（図示せず。）から出力され
る未終了時の処理状態信号を”　００００００１０”　
　（最下位から２ビツト目のビットを１１１１１とする
。）とする。以下、別の下位階層のマイクロコンピュー
タを接続した場合であっても、上記未終了時の処理状態
信号が同様に設定される。

ＤＰ−ＲＡＭ６０は、第１と第２の２組のアクセス端子
を有し、公知の通り上記第１と第２のアクセス端子に対
して別々の装置からアクセスが可能な２にバイトの記憶
容量を有するＲＡＭであり、セレクト信号入力端子ＳＥ
Ｌにセレクト信号が入力されかつデータの読出し又は書
込みが可能なときは公知の通り、レディ信号をレディ信
号出力端子ＲＥＡＤＹから出力する。

ここで、ＤＰ−ＲＡＭ６０の第１のアクセス端子のうち
、セレクト信号入力端子ＳＥＬはデコーダｌｌｂのセレ
クト信号出力端子に接続され、読出し書込み信号入力端
子Ｒ／′Ｗはコントロールバス３０ｂを介してＣＰＵ１
０ｂの読出し書込み信号出力端子Ｒ／Ｗに接続され、レ
ディ信号出力端子ＲＥＡＤＹはステータスバス３３ｂを
介してＣＰＵ１０ｂのレディ信号出力端子ＲＥＡＤＹに
接統され、１１ビツトのアドレス端子Ａｌ０−ＡＯは、
アドレスバス３１ｂの下位１１ビツトに接続され、８ビ
ツトのデータ端子Ｄ７−Ｄｏはデータバス３２ｂに接続
される。一方、ＤＰ−ＲＡＭ６０の第２のアクセス端子
のうち、セレクト信号入力端子ＳＥＬはデコーダ６１の
セレクト信号出力端子に接続され、読出し書込み信号入
力端子Ｒ／Ｗはラッチ回路６４ｂを介してスレーブバス
ＳＢ２のコントロールバスＲ／Ｗに接続され、レディ信
号出力端子ＲＥＡＤＹはバッファアンプ６３ｂを介して
スレーブバスＳＢ２のレディ信号線ＲＥＡＤＹに接続さ
れ、１１ビツトのアドレス端子Ａ１０−ＡＯのうち上位
３ビットＡｌ０−Ａ８がラッチ回路６５ｂの出力端子の
うちの下位３ビツトに接続され、アドレス端子の下位８
ピッ１−Ａ７−ＡＯがラッチ回路６６ｂの出力端子に接
続され、さらに、データ端子Ｄ７−ＤＯは双方向バッフ
ァアンプ６７ｂの第１の端子に接続される。

ラッチ回路６５ｂ、６６ｂの各入力端子、双方向バッフ
ァアンプ６７ｂの第２の端子、並びにオアドレス有効信
号ＨＡＳのＨレベルからＬレベルの立ち下がり時に、ラ
ッチ信号をラッチ回路６５ｂに出力して８ビツトの上位
アドレスをラッチさせた後、下位アドレス有効信号ＬＡ
ＳのＨレベルからＬレベルの立ち下がり時に、ラッチ信
号をラッチ回路６６ｂに出力して８ビツトの下位アドレ
スをう□ッチさせる。このとき、バッファアンプ６５ｂ
から出力される８ビツトの上位アドレスのうちの上位５
ビツトのアドレスがデコーダ６１に入力される。これに
応答してデコーダ６１は、入力された５ビツトのアドレ
スに基づいて、バッファアンプ６５ｂ、６６ｂから出力
される計１６ビツトのアドレスが入出力コントローラ１
５ｂから入力される下位階層ＭＣ指定信号に対応する指
定アドレス（このマイクロコンピュータ２の場合、第２
図のアドレスマツプに示すように、Ｃ）４０００から０
４７ＦＦまでのアドレスである。）であるか否かを判断
し、指定アドレスであるとき、ゲートオーブン信号を双
方向バッファアンプ６７ｂに出力してバッフ７アンプ６
７ｂをイネーブルしてゲープンコレクタ型バッファアン
プ６８ｂの出力端子はそれぞれパラレルに接続されると
ともに、スレーブバスＳＢ２のデータバスＡＤ７−ＡＤ
Ｏに接続される。ここで、バッファアンプ６８ｂの出力
側をオーブンコレクタ接続としたのは、スレーブバスＳ
Ｂ２のデータバスが他のマイクロコンピュータ３のスレ
ーブバスＳＢ３のデータバスとパラレルに接続されてお
り、読出し時にデータの衝突が起こるため、このときの
バッファアンプの破損をさけるためである。従って、マ
イクロコンピュータｌ内のＣＰＵｌ０ａは、マスタバス
ＭＢＩのデータバスＡＤ７−ＡＤＯ上のデータを監視し
ｏｏｏｏｏｏｏｏ’″となったとき、下位階層のすべて
のマイクロコンピュータ２，３のＣＰＵｌ０ｂ、ｌｏｃ
の処理が終了していることを検出できる。

スレーブバスＳＢ２のコントロールバス上の上位アドレ
ス有効信号ＨＡＳ及び下位アドレス有効信号ＬＡＳは、
バッファアンプ６４ｂを介してデコーダ６１に入力され
る。デコーダ６１は、上位一トを開く。これによって、
ＤＰ−ＲＡＭ６０のデータ端子Ｄ７−Ｄｏとスレーブバ
スＳＢ２のデータバスＤ７−Ｄｏが双方向バッファアン
プ６７ｂを介して接続され、ＤＰ−ＲＡＭ６０とマイク
ロコンピュータｌ内のＣＰＵ１０ａどの間でデータの交
換が可能になる。なお、このとき、ＤＰ−ＲＡＭ６０の
アドレス端子Ａｌ０−ＡＯには、バッファアンプ６５ｂ
の出力端子から出力される８ビツトのアドレスのうち下
位３ビツトと、バッファアンプ６６ｂから出力される８
ビツトのアドレスが入力される。例えば、上位階層のＣ
ＰＵが′０８８００”のアドレスを読込もうとするとデ
コーダ６１は、イネーブル信号をバッファアンプ６２゜
６８ｂに出力してバッファアンプ６２，６８ｂをイネー
ブルさせ、入出力コントローラ１５ｂから出力される上
記処理状態信号をスレーブバスＳＢ２のデータバスＡＤ
７−ＡＤＱに出力させる。

サラニ、バッファアンプ５５ｂの入力端子、バッファア
ンプ５’ｌ’ｂ、５２ｂ、５３ｂの各出力端子、並びに
双方向バッファアンプ５４ｂの一方の端子は、マスタバ
スＭＢ２を介して、センサ７０ａ及びアクチュエータ７
４ａとマイクロコンピュータ２との間のインターフェー
ス回路である入出力コントローラ７２ａに接続される。

この入出力コントローラ７２ａは、その内部にＲＡＭを
備え、当該ＲＡＭに対してデータの読出し又は書込みが
可能であるときレディ信号をマスタバスＭＢ２、バッフ
ァアンプ５５ｂ及びステータスバス３３ｂを介してＣＰ
Ｕ１０ｂに出力する。

センサ７０ａから出力される検出信号はアナログ／デジ
タル変換（以下、Ａ／Ｄ変換という。）回路７１ａを介
して入出力コン；・ローラ７２ａに入力され、当該入出
力コントローラ７２ａ内のＲＡＭに一時的に蓄積された
後、マイクロコンピュータ２内のＣＰＵ　Ｉ　Ｑ　ｂか
らＨレベルの読出し書込み信号Ｒ／Ｗが入出力コンＩ・
ローラ７２ａに入力されるとき、上記蓄積された検出デ
ータがマスタバスＭＢ２のデータバス、双方向バッファ
アンプ５４ｂ及びデータバス３２ｂを介してマイクロコ
ンピュータ２内のＣＰＵ１０ｂに読み出される。

アンプ５１ｃ、５２ｃ乃至５４ｃは、マスタバスＭＢ３
を介して、センサ７０ｂ及びアクチュエータ７４ｂとマ
イクロコンピュータ３との間のインターフェース回路で
ある入出力コントローラ７２ｂに接続される。この入出
力コントローラ７２ｂは、上述の入出力コントローラ７
２ａと同様に動作する。

センサ７０ｂから出力される検出信号はＡ／Ｄ変換回路
７１ｂを介して入出力コントローラ７２ｂに出力され、
一方、入出力コントローラ７２ｂから出力される制御デ
ータはＤ／Ａ変換回路７３ｂを介してアクチュエータ７
４ｂに出力され所定の制御が行われる。

以上のように構成された第１図の制御システムの動作の
一例について、下記の項目毎に説明する。

（１）ＣＰＵＩ　ＯａがデータをＤＰ−ＲＡＭ６０に書
き込む場合 （２）ＣＰＵ１０ａがデータをＤＰ−ＲＡＭ６０から読
み出す場合 （３）制御システム全体の動作 一方、ＣＰＵｌ０ｂからＬレベルの読出し書込み信号Ｒ
／Ｗが入出力コントローラ７２ａに入力されるとき、Ｃ
ＰＵｌ０ｂで演算された結果データが、データバス３２
ｂ１双方向バツフアアンプ５４ｂ及びマスタバスＭＢ２
のデータバスを介して入出力コントローラ７２ａに入力
され、当該入出力コントローラ７２ａ内のＲＡＭに一時
的に蓄積された後、デジタル／アナログ変換（以下、Ｄ
／Ａ変換という。）回路７３ａを介してアクチュエータ
７４ａに出力され所定の制御が行われる。

下位階層のマイクロコンピュータ３は、マイクロコンピ
ュータ２と同様に構成される。ここで、マイクロコンピ
ュータ３内のバッファアンプ６３ＣはスレーブバスＳＢ
３のレディ信号線ＲＥＡＤＹに接続され、また、ラッチ
回路６４ｃの入力端子はスレーブバスＳＢ３のコントロ
ールバス■ムＳ、ＬＡＳ、Ｒ／Ｗに接続され、さらに、
バッファアンプ６５ｃ乃至６８ｃはスレーブバスＳＢ３
のデータバスＡＤ７−ＡＤＯに接続される。また、バッ
プアアンプ５５ｃの入力端子、並びにバッファ（１）Ｃ
ＰＵｌＯａがデータをＤＰ−ＲＡＭ６０に書き込む場合 ＣＰＵ１０ａは、データの書込みを指示するＬレベルの
読出し書込み信号Ｒ／Ｗをコントロールバス３０ａ１バ
ツフアアンプ５１ａ、マスタバスＭＢ　Ｌスレーブバス
ＳＢ２、及びバッファアンプ６４ｂを介してＤＰ−ＲＡ
Ｍ６０の第２のアクセス端子のうちの読出し書込み信号
入力端子Ｒ／Ｗに出力するとともに、データを書き込む
べきＤＰ−ＲＡＭ６０のアドレス（このアドレスは、第
２図のアドレスマツプに示されたアドレス０４０００か
ら０４７ＦＦまでのうちの１つのアドレスであり、この
アドレスを便宜上”０４１００’″とスル。）をアドレ
スバス３１ａを介してバッファアンプ５２ａ、５３ａに
出力した後、書き込むべきデータをデータバス３２ａを
介してバッファアンプ５４ａに出力する。バッファアン
プ５２ａ。

５３ａ、５４ａは信号発生回路４０ａから出力される上
位アドレス有効信号ＨＡＳ及び下位アドレス有効信号Ｌ
ＡＳによって制御され、第４図に示すように、上位アド
レス、下位アドレス、及びデータの順で時分割にマスタ
バスＭＢＩのデータバスからマイクロコンピュータ２内
のスレーブバスＳＢ２のデータバスを介してラッチ回路
６５ｂ。

６６ｂ及び双方向バッファアンプ６７ｂに出力される。

デコーダ６１は、バッファアンプ６５ｂから出力される
８ビツトのうちの上位５ビツトのアドレスに基づいて、
バッファアンプ６５ｂ、６６ｂから出力される計１６ビ
ツトのアドレス”０４１００″′が入出力コントローラ
１５ｂから入力される下位階層ＭＣ指定信号に対応する
指定アドレス（上述のように、０４０００から０４７Ｆ
Ｆまでのアドレスである。）であるか否かを判断する。

このとき、指定アドレスであるので、デコーダ６１はゲ
ートオーブン信号を双方向バッファアンプ６７ｂに出力
してバッファアンプ６７ｂをイネーブルしてゲートを開
く。これによって、スレーブバスＳＢ２のデータバス上
のデータが、バッファアンプ６７ｂを介してＤＰ’−Ｒ
ＡＭ６０のデータ端子レスマツプにおけるアドレス０８
０００から０８７ＦＦまでの範囲のアドレスであり、こ
のとき、このアドレスを便宜上”０８１００″′とする
。こノドき、ＤＰ−ＲＡＭ６０への実際の書込みアドレ
スは、下位１１ビツトのアドレス”１００”である。

ＣＰＵｌ０ａは、データの読出しを指示するＨレベルの
読出し書込み信号Ｒ／Ｗをコントロールバス３０ａ、バ
ッファアンプ５１ａ、マスタバスＭＢ　Ｌ　スレーブバ
スＳＢ２、及びバッファアンプ６４ｂを介してＤＰ−Ｒ
ＡＭ６０の第２のアクセス端子のうちの読出し書込み信
号入力端子Ｒ／Ｗに出力するとともに、データを読み出
すＤＰＲＡＭ６０のアドレス（このアドレスは、第２図
のアドレスマツプに示されたアドレス０４０００から０
４７ＦＦＦまでのうちの１つのアドレスであり、上述の
ようにＤＰ−ＲＡＭ６０への実際の書込みアドレスが’
１００”であるので、１″ｏ４１００”となる。）をア
ドレスバス３１ａを介してバッファアンプ５２ａ、５３
ａに出力する。バラＤ７−Ｄｏに入力される。このとき
、ＤＰ−ＲＡＭ６０のアドレス端子Ａｌ０−ＡＯには、
バッファアンプ６５ｂの出力端子から出力される８ビツ
トのアドレスのうち下位３ビツトと、バッファアンプ６
６ｂから出力される８ビツトのアドレスの計１１ビット
のアドレス（この場合、１６進数表示で”１００”であ
る。）が入力されているので、ＤＰ−ＲＡＭ６０のこの
指定アドレスに上記データが書き込まれる。

ＤＰ−ＲＡＭ６０に書き込まれたデータは、ＣＰＵ１Ｏ
ｂによって、公知の通り、ＤＰ−ＲＡＭ６０の他方の第
１のアクセス端子を介して読み出すことができ、従って
、ＣＰＵｌ０ａからＣＰＵ１０ｂにデータを転送するこ
とができる。

（２）ＣＰＵ１０ａがデータをＤＰ−ＲＡＭ６０から読
み出す場合 ＣＰＵ１０ｂは予めＤＰ−ＲＡＭ６０にＣＰＵ１０ａに
転送すべきデータを、公知の通り第１のアクセス端子を
介して書き込む。このときＣＰＵ１０ｂから出力される
アドレスは、第２図のアトファアンプ５２ａ、５３ａは
信号発生回路４０ａから出力される上位アドレス有効信
号πＡＳ及び下位アドレス有効信号ＬＡＳによって制御
され、第４図に示すように、上位アドレス、下位アドレ
スの順で時分割にマスタバスＭＢＩのデータバスからマ
イクロコンピュータ２内のスレーブバスＳＢ２のデータ
バスを介してラッチ回路６５ｂ、６６ｂに出力される。

デコーダ６１は、バッファアンプ６５ｂから出力される
８ビツトのうちの上位５ビツトのアドレスに基づいて、
バッファアンプ６５ｂ、６６ｂから出力される計１６ビ
ツトのアドレス”０４１００′″が入出力コントローラ
１５ｂから入力される下位階層ＭＣ指定信号に対応する
指定アドレス（上述のように、０４０００から０４７Ｆ
Ｆまでのアドレスである。）であるか否かを判断する。

このとき、指定アドレスであるので、デコーダ６１はゲ
ートオープン信号を双方向バッファアンプ６７ｂに出力
してバッファアンプ６７ｂをイネーブルしてゲートを開
く。これによって、ＤＰ−ＲＡＭ６０の第２のアクセス
端子のデータ端子Ｄ７−ＤＯから読み出されるデータが
双方向バッファアンプ６７ｂ１スレーブバスＳＢ２のデ
ータバス、マイクロコンピュータｌ内のマスタバスＭＢ
１のデータバス、双方向バッファアンプ５４ａ１データ
バス３２ａを介してＣＰＵ　ｌ　Ｏａに出力される。

従って、ＣＰＵ１０ｂからＣＰＵ１Ｏａにデータを転送
することができる。

なお、入出力コントローラ７２ａとマイクロコンピュー
タ２との間、並びに入出力コントローラ７２ｂとマイク
ロコンピュータ３との間のデータの交換の動作も、上述
のマイクロコンピュータｌと２との間の動作と同様であ
る。

第３図は、上位階層のマイクロコンピュータｌのアドレ
スマツプと、下位階層のマイクロコンピュータ２．３の
アドレスマツプとの関係を示す図である。

第３図に示すように、上位階層のマイクロコンピュータ
ｌ内のＣＰＵｌ０ａがマイクロコンピュータ２内のＤＰ
−ＲＡＭ６０に対してデータを読出し又は書き込むとき
は、アドレス０４０００から０４７ＦＦまでのアドレス
が使用され、また、マイクロコンピュータｌ内のｃｐｕ
ｔｏａがマイクロコンピュータ３内のＤＰ−ＲＡＭ　（
図示せず。

）に対してデータを読出し又は書き込むときは、アドレ
ス０４８００から０４９ＦＦまでのアドレスが使用され
る。一方、下位階層のマイクロコンピュータ２内のＣＰ
Ｕ１０ｂがマイクロコンピュータ１へ転送すべきデータ
をＤＰ−ＲＡＭ６０に書き込むときは、アドレスｏｓｏ
ｏｏから０８７ＦＦまでのアドレスが使用され、また、
下位階層のマイクロコンピュータ３内のＣＰＵ　（図示
せず。

）がマイクロコンピュータｌへ転送すべきデータをＤＰ
−ＲＡＭ（図示せず。）に書き込むときは、マイクロコ
ンピュータ２と同様に、アドレス０８０００から０８７
ＦＦまでのアドレスが使用される。本実施例においては
、第２図のアドレスマツプに示すように、１個の上位階
層のマイクロコンピュータ１に対して最大８個の下位階
層のマイクロコンピュータを接続することができるよう
に、アドレス割り当てを行っている。

（３）制御システム全体の動作 センサ７０ａから出力される検出信号がＡ／Ｄ変換回路
７１ａを介して入出力コントローラ７２ａに入力され、
また、センサ７０ｂから出力される検出信号がＡ／Ｄ変
換回路７１ｂを介して入出力コントローラ７２ｂに入力
される。入出力コントローラ７２ａから上記検出信号の
データ（以下、検出データという。）がマイクロコンピ
ュータ２内のＣＰＵ１０ｂに転送され、また、入出力コ
ントローラ７２ｂから検出データがマイクロコンピュー
タ３内のＣＰＵ　（図示せず。）に転送される。

マイクロコンピュータ２内のＣＰＵ１０ａ）とマイクロ
コンピュータ１内のＣＰＵ１０ａとの間、並びにマイク
ロコンピュータ３内のＣＰＵ　（図示せず。）とマイク
ロコンピュータ１内のＣＰＵ１Ｏａとの間において、必
要に応じて、上述の通りデータの交換が行われる。

この後、最終的に、ＣＰＵ１Ｏｂは、アクチュエータ７
４ａを制御するための制御データを演算し、また、マイ
クロコンピュータ３内のＣＰＵはアクチュエータ７４ｂ
を制御するための制御データを演算する。ＣＰＵ１０ｂ
は、演算された制御データを、マスタバスＭＢ２、入出
力コントローラ７２ａ１及びＤ／Ａ変換回路７３ａを介
してアクチュエータ７４ａに出力して所定の制御を行い
、一方、マイクロコンピュータ３内のＣＰＵは、マスタ
バスＭＢ３、入出力コントローラ７２ｂ１及びＤ／Ａ変
換回路７３ｂを介してアクチュエータ７４ｂに出力して
所定の制御を行う。以上のようにして、センサ７０ａ、
７０ｂで検出された検出信号に基づいて、アクチュエー
タ７４ａ、７４ｂに対して所定の制御を行う。

本実施例の制御システムにおいては、上位階層のマイク
ロコンピュータｌ内のＣＰＵｌ０ａと下位階層のマイク
ロコンピュータ２．３内の各ＣＰＵとを、ＤＰ−ＲＡＭ
５Ｑを介して接続して、データの交換を行うようにした
ので、各マイクロコンピュータ内のアドレスバスとデー
タバスを各マイクロコンピュータ間で分離することがで
き、各マイクロコンピュータにおいて独立した動作を行
うことができる。従って、第７図の従来例に比較し、各
マイクロコンピュータ内での処理速度を大幅に向上する
ことができる。

ｍ１図の制御システムにおいて、マイクロコンピュータ
２．３のマスタバスＭＢ２．ＭＢ３とスレーブバスＳＢ
２．ＳＢ３の構成を同一としているので、入出力コント
ローラ７２ａ、７２ｂ、他のマイクロコンピュータ１等
の外部装置と容易に接続することができる。

第１図の制御システムにおいては、下位階層のマイクロ
コンピュータが２個の場合について説明しているが、こ
れに限らず、マイクロコンピュータｌに複数のマイクロ
コンピュータを接続し、データの交換を行うようにして
もよい。

第１図の制御システムにおいて、上位階層のマイクロコ
ンピュータｌは、下位階層のマイクロコンピュータ２．
３と比較しスレーブバス及びスレーブバスに関係するモ
ジュールを有していないが、これに限らず、下位階層の
マイクロコンピュータイクロコンピュータ１０３のマス
タバスＭＢＩＯ３は、マイクロコンピュータ１１４．１
１５の各スレーブバス５Ｂ１１４．ＳＢＩ　１５に接続
される。さらに、マイクロコンピュータ１０４のマスク
ハスＭＢ　ｌ　０４は、マイクロコンピュータ１１６．
１１７（’）洛スレーブバス５Ｂ１１６乃至５Ｂ１１７
に接続される。

センサ１２１乃至１２６はそれぞれ、マイクロコンピュ
ータ１１１のマスタバスＭＢＩＩＩ、マイクロコンピュ
ータ１１３のマスタバスＭＢＩＩ３、マイクロコンピュ
ータ１０２のマスタバス間Ｂ１０２；マイクロコンピュ
ータ１１４のマスタバスＭＢｌ１４．マイクロコンピュ
ータ１１６のマスタバスＭＢ１１６．及びマイクロコン
ピュータ１１７のマスタバスＭＢ１１７に接続される。

また、アクチュエータ１３１乃至１３５はそれぞれ、マ
イクロコンピュータ１１２のマスタバス間Ｂ１１２．マ
イクロコンピュータ１１３のマスタバスＭＢ１１３．マ
イクロコンピュータ１０２のマスタバスＭＢ１０２．マ
イクロコンピュータ１２．３と同一の構成としてもよい
。

第５図は３階層で構成されたマイクロコンピュータを備
えた制御システムの一例を示すブロック図であり、この
制御システムは、マイクロコンピュータｌと同様の構成
を有する第１階層のマイクロコンピュータ１００と、マ
イクロコンピュータ２゜３と同様の構成を有する第２階
層のマイクロコンピュータ１０１乃至１０４と、マイク
ロコンピュータ２，３と同様の構成を有する第３階層の
マイクロコンピュータ１１１乃至１１７と、所定の検出
を行うセンサ１２１乃至１２６と、制御データに応答し
て所定の制御を行うアクチュエータ１３１乃至１３５を
備える。

第５図において、マイクロコンピュータ１００のマスタ
バスＭＢ１００は、マイクロコンピュータ１０１乃至１
０４の各スレーブバス５ＢＩＯＩ乃至５Ｂ１０４に接続
される。また、マイクロコンピュータ１０１のマスタバ
スＭＢ　１０１は、マイクロコンピュータ１１１乃至１
１３の各スレーブバス５ＢＩＩＩ乃至５Ｂ１１３に接続
され、マー３６＝ １５のマスタバスＭＢ１１５．及びマイクロコンピュー
タ１１７のマスタバスＭＢ１１７に接続される。

以上のように構成された制御システムにおいては、セン
サ１２１乃至１２６から入力される検出データに基づい
て所定の演算処理等の処理が１２個のマイクロコンピュ
ータ１００乃至１０４，１１１乃至１１７によって行わ
れた後、制御データがアクチュエータ１３１乃至１３５
に出力され所定の制御が行われる。

第５図の制御システムをマイクロコンピュータを３階層
で構成しているが、これに限らず、必要に応じてマイク
ロコンピュータを４階層以上で構成するようにしてもよ
い。ここで、第４階層以上で用いられるマイクロコンピ
ュータは、上述のマイクロコンピュータ２．３と同様の
構成を有する。

第６図は本発明を４輪車両の制御システムに適用した一
例を示すブロックである。この制御システムは、上位階
層のマイクロコンピュータである車両制御用マイクロコ
ンピュータ２００と、それぞれ下位階層のマイクロコン
ピュータである入力処理用マイクロコンピュータ２０１
．エンジン制御用マイクロコンピュータ２０２．ｌ−ラ
ンスミッション制御用マイクロコンピュータ２０３．サ
スペンション制御用マイクロコンピュータ２０４゜ブレ
ーキ制御用マイクロコンピュータ２０５を備える。

第６図において、車両制御用マイクロコンピュータ２０
０のマスタバスＭＢ２００は、入力処理用マイクロコン
ピュータ２０１のスレーブバス５Ｂ２０１．エンジン制
御用マイクロコンピュータ２０２のスレーブバス５Ｂ２
０２．）ランスミッション制御用マイクロコンピュータ
２０３のスレーブハス５Ｂ２０３．サスベンジβン制御
用マイクロコンピュータ２０４のスレーブバス５Ｂ２０
４、及びブレーキ制御用マイクロコンピュータ２０５の
スレーブバス５Ｂ２０５に接続される。

駆動輪回転数センサ２１１は駆動輪回転数データをマス
タバスＭＢ２０１を介して入力処理用マイクロコンピュ
ータ２０１に出力し、また、従動輪センサ２１２は従動
輪回転数データをマスタバスＭＢ２０１を介して入力処
理用マイクロコンピュータ２０１に出力し、さらに、エ
ンジン回転数センサ２１３はエンジン回転数データをマ
スタバスＭＢ２０１を介して入力処理用マイクロコンピ
ュータ２０１に出力する。吸気量センサ２１４は吸気量
データをマスタバスＭＢ２０１を介して入力処理用マイ
クロコンピュータ２０１に出力し、また、スロットル開
度センサ２１５はスロットル開度データをマスタバスＭ
Ｂ２０１を介して入力処理用マイクロコンピュータ２０
１に出力し、さらに、車速センサ２１６は車速データを
マスタバスＭＢ２０１を介して入力地理用マイクロコン
ピュータ２０１に出力する。

入力処理用マイクロコンピュータ２０１は、入力される
各データを一時的に内部のＲＡＭに蓄積した後車両制御
用マイクロコンピュータ２００に出力する。車両制御用
マイクロコンピュータ２００は、入力される各データを
一時的に内部のＲＡＭに蓄積した後必要に応じて、各マ
イクロコンビュ一タ２０２乃至２０５に出力する。

排気センサ２１７はリッチリーンデータをマスタバスＭ
Ｂ２０２を介してエンジン制御用マイクロコンピュータ
２０２に出力する。エンジン制御用マイクロコンピュー
タ２０２は、入力されるリッチリーンデータ、並びに車
両制御用マイクロコンピュータ２００から入力されるエ
ンジン回転数データと吸気量データに基づいて、所定の
空燃比の範囲に制御するための燃料噴射量を演算した後
、燃料噴射量制御信号を燃料噴射弁２１８を出力する。

ギア位置センサ２１９はギア位置データをマスタバスＭ
Ｂ２０３を介してトランスミッション制御用マイクロコ
ンピュータ２０３に出力し、また、油温センサ２２０は
油温データをマスタバスＭＢ２０３を介してトランスミ
ッション制御用マイクロコンピュータ２０３に出力する
。トランスミッション制御用マイクロコンピュータ２０
３は、入力されるギア位置データと油温データ、並びに
車Ｍ［Ｊ用マイクロコンピュータ２００から入力さ４〇
− れるスロットル開度センサと車速データに基づいて、変
速データを演算した後トランスミッション制御回路２２
１に出力する。

ハンドルの舵角センサ２２はハンドルの舵角データをマ
スタバスＭＢ２０４を介してサスペンション制御用マイ
クロコンピュータ２０４に出力し、また、ストロークセ
ンサ２２３はストロークデータをマスタバスＭＢ２０４
を介してサスペンション制御用マイクロコンピュータ２
０４に出力する。

さらに、フットブレーキスイッチ２２５はフットブレー
キオン信号をマスタバス２０４を介してサスペンション
制御用マイクロコンピュータ２０４に出力するとともに
、マスタバスＭＢ、２０５を介してブレーキ制御用マイ
クロコンピュータ２０５に出力する。サスペンション制
御用マイクロコンピュータ２０４は、入力される）＼ン
ドルの舵角データ、ストロークデータ並びにフ・ントブ
レーキオンｉ号に基づいてサスペンション制御データを
演算した後、サスペンション制御回路２２４に出力する
。

パーキングブレーキスイッチ２２６はパーキングブレー
キオン信号をマスタバスＭＢ２０５を介してブレーキ制
御用マイクロコンピュータ２０５に出力する。ブレーキ
制御用マイクロコンピュータ２０５は、入力されるフッ
トブレーキオン信号、パーキングブレーキオン信号、並
びに車両制御用マイクロコンピュータ２００から入力さ
れる駆動輪回転数データと従動輪回転数データに基づい
て、例えばスリップ抑制の制御のための駆動輪ブレーキ
制御データを演算した後、駆動輪ブレーキ制御回路２２
７に出力する。

なお、上述の第６図の制御システムにおいては、４輪車
両の制御のための各マイクロコンピュータ２０２乃至２
０５の制御の一例を示した。

［発明の効果コ 以上詳述したように本発明によれば、各マイクロコンピ
ュータの演算処理部が、上記デュアルポートＲＡＭを介
して、他のマイクロコンピュータ又は外部装置と接続さ
れているので、各マイクロコンピュータの演算処理部は
独立して動作するこ用した一例を示すブロック図、 第７図は従来の制御システムのブロック図である。

１．２．３・・・マイクロコンピュータ、１０ａ、１０
ｂ−ＣＰＵ。

３１ａ、３１ｂ・・・アドレスバス、 ３２ａ、３２ｂ・・・データバス、 ６０・・・ＤＰ−ＲＡＭ。

７２ａ、７２ｂ・・・入出力コントローラ、ＭＢＩ、Ｍ
Ｂ２．ＭＢ３・・・マスタバス、ＳＢ２．ＳＢ３・・・
スレーブバス。

特許出願人　　　マツダ株式会社 代理人　弁理士　青白　葆はが１名 とができ、これによって、各マイクロコンピュータの演
算処理部の処理速度を従来例に比較して改善することが
できる。

また、各マイクロコンピュータのマスタバスとスレーブ
バスの構成が同一である場合、他のマイクロコンピュー
タ又は外部装置との接続が容易であるという利点がある
。

【図面の簡単な説明】

第１図は本発明の一実施例である３個のマイクロコンピ
ュータを備えた制御システムのブロック図、 第２図は第１図のマイクロコンピュータのアドレスマツ
プを示す図、 第３図は第１図の３個のマイクロコンピュータのアドレ
スマツプの相互関係を示す図、第４図は第１図の制御シ
ステムのデータバスの制御を示すタイミングチャート、

Claims (2)

【特許請求の範囲】
1. （１）複数のマイクロコンピュータからなる制御装置で
   あって、 各マイクロコンピュータは、 演算処理部と他のマイクロコンピュータ又は外部装置と
   のデータの通信を行うためのバスを少なくとも有してお
   り、 該バスは、 他のマイクロコンピュータ又は外部装置に直接に接続さ
   れ、上記演算処理部によって直接に制御されるマスタバ
   スと、 他のマイクロコンピュータ又は外部装置にデュアルポー
   トＲＡＭを介して接続され、該他のマイクロコンピュー
   タ又は外部装置によりデータの通信が制御されるスレー
   ブバスとで構成されていることを特徴とする複数のマイ
   クロコンピュータを有する制御装置。
2. （２）上記マスタバスと上記スレーブバスの構成が同一
   であることを特徴とする請求項１記載の複数のマイクロ
   コンピュータを有する制御装置。