JPH0830503A - プラント監視装置 - Google Patents

Abstract

(57)【要約】 【構成】 コモンメモリ部９にシリアルポートおよびパ
ラレルポートの双方から独立して読みだし、書き込みの
アクセス可能とするシリアルポートを有するデュアルポ
ート画像メモリ１０を主メモリ部乙５ｂのバスサイズと
デュアルポート画像メモリ１０のシリアルポート数とに
合わせて少なくとも１以上のデュアルポート画像メモリ
１０を備える。そして、デュアルポート画像メモリ１０
のパラレルポート側を主制御部甲４ａへのバスラインに
接続する一方、シリアルポート側を主制御部乙４ｂのバ
スラインに接続するようにする。 【効果】 プラント監視装置の処理率の向上を図り、シ
ンプルな構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の主制御部を有す
るプラント監視装置に関する。

【０００２】

【従来の技術】一般に、シングルポートメモリ（ＤＲＡ
Ｍ）をコモンメモリに用いた場合、データ転送はＤＭＡ
転送を用いる。このＤＭＡ転送は、主制御部と独立した
ＤＭＡ制御部と呼ぶ入出力制御専用のハードウェアを用
い主メモリ部甲とコモンメモリ部との間のデータ転送を
または主メモリ部乙とコモンメモリ部との間のデータ転
送を行うものである。

【０００３】図６は、従来の複数の主制御部を有するプ
ラント監視装置の構成図である。

【０００４】図において、プラント監視装置１は、デー
タ入出力部甲２ａとデータ入出力部乙２ｂと入出力制御
装置３からなっている。

【０００５】入出力制御装置３は、主制御部甲４ａと主
メモリ部甲５ａとＤＭＡ制御部甲６ａと主制御部乙４ｂ
と主メモリ部乙５ｂとＤＭＡ制御部乙６ｂとコモンメモ
リ調停部７とデータバス切換部８とコモンメモリ部９と
を設けている。

【０００６】主制御部甲４ａは、マイクロプロセッサ等
で構成され、データ入出力部甲２ａから取り込み主メモ
リ部甲５ａに保存されたデータを用いて演算処理をして
主メモリ部甲５ａへ保存する。この主メモリ部甲５ａの
データは要求によつてデータ入出力部甲２ａから外部へ
出力される。

【０００７】同様に、主制御部乙４ｂは、マイクロプロ
セッサ等で構成され、データ入出力部乙２ｂから取り込
まれ主メモリ部乙５ｂに保存されたデータを用いて演算
処理をして主メモリ部乙５ｂへ保存する。この主メモリ
部乙５ｂとのデータは必要によりデータ入出力部乙２ｂ
から外部へ出力される。

【０００８】コモンメモリ部９には、シングルポートの
ＤＲＡＭを用い主制御部甲４ａと主制御部乙４ｂで用い
る共通のデータや、主制御部甲４ａによって処理された
データを主制御部乙４ｂへ転送するデータや、反対に主
制御部乙４ｂによって処理されたデータを主制御部甲４
ａへ転送するデータが保存されている。

【０００９】ＤＭＡ制御部甲６ａでは、主メモリ部甲５
ａとコモンメモリ部９との間のデータの転送を制御す
る。また、ＤＭＡ制御部乙６ｂでは、主メモリ部乙５ｂ
とコモンメモリ部９との間のデータの転送を制御する。

【００１０】コモンメモリ調停部７は、ＤＭＡ制御部甲
６ａからのコモンメモリ部９へのアクセスとＤＭＡ制御
部乙６ｂからのコモンメモリ部９へのアクセスの調停を
行い、どちらか一方のアクセスの許可とデータバス切換
部８の制御をする。

【００１１】

【発明が解決しようとする課題】しかしながら、上記し
た図６に示すプラント監視装置１では、次の問題があ
る。

【００１２】すなわち、このようなシングルポート構成
のコモンメモリ部９を設けた複数の主制御部を有するプ
ラント監視装置１では、コモンメモリ部９に対してＤＭ
Ａ制御部甲６ａによりＤＭＡ転送中、ＤＭＡ制御部乙６
ｂはコモンメモリ部９に対してアクセスすることができ
ない。

【００１３】同様に、コモンメモリ部９に対して、ＤＭ
Ａ制御部乙６ｂによりＤＭＡ転送中、ＤＭＡ制御部甲６
ａはコモンメモリ部９に対してアクセスすることができ
ない。

【００１４】このために主制御部甲４ａまたは主制御部
乙４ｂの一方の処理が停止してしまうために、主制御部
甲４ａまたは主制御部乙４ｂの処理率が低下するという
問題がある。

【００１５】この場合、ＤＭＡ制御部甲６ａまたはＤＭ
Ａ制御部乙６ｂがＤＭＡ転送中でもコモンメモリ部９に
アクセスする構成とすることもできるが、コモンメモリ
調停部７が複雑な構成となる。さらに、コモンメモリ部
９に高速メモリを使用する必要があった。

【００１６】そこで、本発明は、一方のＤＭＡ制御部の
ＤＭＡ転送中でも、他方の制御部が動作することがで
き、極めて簡単な回路構成で処理率の向上を図るプラン
ト監視装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】請求項１の発明は、マイ
クロプロセッサ等による主制御部甲と、主制御部甲が管
理を行う主メモリ部甲と、マイクロプロセッサ等による
主制御部乙と主制御部乙が管理を行う主メモリ部乙と、
主制御部甲と主制御部乙とが共有するコモンメモリ部
と、主メモリ部甲のデータとコモンメモリ部とのデータ
を転送するＤＭＡ制御部甲と、主メモリ部乙のデータと
コモンメモリ部とのデータを転送するＤＭＡ制御部乙と
からなる入出力制御装置を有するプラント監視装置にお
いて、コモンメモリ部にシリアルポートおよびパラレル
ポートの双方から独立して読みだし、書き込みのアクセ
ス可能とするシリアルポートを有するデュアルポート画
像メモリを主メモリ部乙のバスサイズとデュアルポート
画像メモリのシリアルポート数とに合わせて少なくとも
１以上のデュアルポート画像メモリを備え、デュアルポ
ート画像メモリのパラレルポート側を主制御部甲へのバ
スラインに接続する一方、シリアルポート側を主制御部
乙のバスラインに接続するようにしたものである。

【００１８】請求項２の発明は、マイクロプロセッサ等
による主制御部と、主制御部が管理を行う主メモリ部
と、マイクロプロセッサ等による複数の副制御部と各副
制御部が管理を行う各副メモリ部と、主制御部と各副制
御部とが共有するコモンメモリ部と、主メモリ部のデー
タとコモンメモリ部とのデータを転送するＤＭＡ制御部
と、各副メモリ部のデータとコモンメモリ部とのデータ
を転送するＤＭＡ制御部とからなる入出力制御装置を有
するプラント監視装置において、コモンメモリ部にシリ
アルポートおよびパラレルポートの双方から独立して読
みだし、書き込みのアクセス可能とするシリアルポート
を有するデュアルポート画像メモリを副メモリ部のバス
サイズとデュアルポート画像メモリのシリアルポート数
とに合わせて少なくとも１以上の前記デュアルポート画
像メモリを備え、デュアルポート画像メモリのパラレル
ポート側を主制御部へのバスラインに接続する一方、シ
リアルポート側を副制御部のバスラインに接続するよう
にしたものである。

【００１９】

【作用】請求項１の発明によれば、ＤＭＡ制御部甲が主
メモリ部甲とコモンメモリ部との間で、また、ＤＭＡ制
御部乙が主メモリ部乙とコモンメモリ部との間でそれぞ
れ独立してアクセスすることができる。また、コモンメ
モリ部のシリアルポートおよびパラレルポート間の相互
の転送は１メモリサイクルで行うことができる。これら
のことから従来に比べてプラント監視装置の処理率の向
上を図ると共に、シンプルな構成となる。

【００２０】請求項２の発明によれば、主制御部と複数
の副制御部との間のコモンメモリ部へ主制御部からのア
クセスと複数のいずれかの副制御部からのアクセスとが
できるためにプラント監視装置の処理率の向上が図ら
れ、シンプルな構成を実現できる。

【００２１】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００２２】図１は、本発明の実施例を示すプラント監
視装置のブロック構成図である。図６と同一符号は、同
一部分または相当部分を示す。図１が図６と異なる点
は、コモンメモリ部９に後述する複数個のデュアルポー
ト画像メモリ１０を備える一方、コモンメモリ調停部７
およびデータバス切換部８を削除した点である。

【００２３】コモンメモリ部９は、図２に示す如く構成
され、複数個のデュアルポート画像メモリ１０を備えて
いる。主制御部甲４ａと主メモリ部甲５ａとＤＭＡ制御
部甲６ａならびに主制御部乙４ｂと主メモリ部乙５ｂと
ＤＭＡ制御部乙６ｂとのデータバスをそれぞれ分離し、
デュアルポート画像メモリ１０のパラレルポート側を主
制御部甲４ａのＲＡＭバスライン１１に接続し、シリア
ルポート側を主制御部乙４ｂのＳＡＭバスライン１２に
接続する。

【００２４】このデュアルポート画像メモリ１０は、図
３に示す概念図のように、ダイナミックＲＡＭ１０ｃと
シリアルアクセスメモリ（ＳＡＭ）１０ｄとを内蔵し、
ランダムアクセスのＲＡＭポートとシリアルアクセスの
ＳＡＭポートは独立にアクセスできる構成となってい
る。さらに、このデュアルポート画像メモリ１０はＲＡ
Ｍ−ＳＡＭ間の相互にデータ転送が行単位１０ｅで実行
できる一方、ＳＡＭポートを通じて、データの転送期間
を除き、ＲＡＭポート動作と非同期に読み出しと書き込
みが独立して実行できる。

【００２５】図２に示すコモンメモリ部９の構成によれ
ば、デュアルポート画像メモリ１０を複数個設け、その
各々のデュアルポート画像メモリ１０のパラレルポート
側１０ａを主制御部甲４ａへのＲＡＭバスライン１１へ
接続し、さらに、デュアルポート画像メモリ１０のシリ
アルポート側１０ｂをＳＡＭバスライン１２へ接続して
いる。

【００２６】そして、デュアルポート画像メモリ１０の
シリアルポート側１０ｂのポート数が主制御部乙４ｂの
バスラインのビット構成に一致するようにする。例え
ば、主制御部乙４ｂ側のバスラインのビット構成が３２
ビットである場合、１個のデュアルポート画像メモリ１
０のシリアルポート側１０ｂが４ビット構成であれば、
８個のデュアルポート画像メモリ１０を用いる。

【００２７】上記構成で、主制御部甲４ａは、主メモリ
部乙５ｂと主メモリ部甲５ａとの間でデータ転送を行う
場合は、図４に示す如く、主制御部甲４ａはコモンメモ
リ部９に対してアドレスポインタの指定をする。

【００２８】まず、主制御部乙４ｂはＤＭＡ制御部乙６
ｂにデータ転送を指示する（Ｓ１）。次に、ＤＭＡ制御
部乙６ｂにデータ転送の指示が与えられると、主制御部
乙４ｂとコモンメモリ部９との間でデータのＤＭＡ転送
が実施される。ＤＭＡ転送におけるアドレスポインタ
は、デュアルポート画像メモリ１０内で自動的にインク
ルメントされる一方、ＤＭＡ転送が終了すると、主制御
部甲４ａは、コモンメモリ部９のデュアルポート画像メ
モリ１０に対し、ＲＡＭ−ＳＡＭ転送を指示する（Ｓ
２）。

【００２９】ＲＡＭに転送を行うとき、主制御部甲４ａ
からコモンメモリ部９にアドレスポインタとリード／ラ
イトの指定をする。複数個のデュアルポート画像メモリ
１０のアドレスラインは並列に接続されており、主制御
部甲４ａからアドレスポインタの指定をすれば、複数個
のデュアルポート画像メモリ１０のアドレスが指定され
る。

【００３０】上記の場合にコモンメモリ部９では、主制
御部甲４ａが主制御部乙４ｂに対して転送するデータの
コモンメモリ部９のメモリ領域と主制御部甲４ａとコモ
ンメモリ部９との間の転送データのメモリ領域が重複し
ないように主制御部甲４ａがソフトウェアによりアドレ
ス管理をする。

【００３１】このように主制御部乙４ｂとコモンメモリ
部９との間のＤＭＡ転送中でも主制御部甲４ａはコモン
メモリ部９にアクセスすることができるので主制御部甲
４ａの処理が停止しない。同様に、主制御部甲４ａとコ
モンメモリ部９との間のＤＭＡ転送でも主制御部乙４ｂ
の処理が停止しない。従って、主制御部甲４ａと主制御
部乙４ｂのデータ処理率の低下が避けられるので、シス
テム全体としての処理能力を向上させることができる。

【００３２】また、コモンメモリ部９のデュアルポート
画像メモリ１０は、パラレルポートとシリアルポートの
２つのポートを持っているため、従来のバス切り換え回
路と、メモリ調停回路が不要となる。

【００３３】次に、本発明の第２実施例を図５を参照し
て説明する。

【００３４】第２実施例の入出力制御部３Ｂは、主制御
部甲１３ａと副制御部乙１３ｂ以外に副制御部丙１３ｃ
と副制御部丁１３ｄ等の２以上の副制御部を設けた構成
に適用したものである。

【００３５】この構成の場合にも第１実施例と同様に複
数個のデュアルポート画像メモリを備え、各々のデュア
ルポート画像メモリのパラレルポート側を主制御部甲１
３ａのＲＡＭラインへ接続する一方、シリアルポート側
を各副制御部１３ｂ，１３ｃ，１３ｄ等のシリアルライ
ンにビットが一致するようにする。これにより、主制御
部甲１３ａからコモンメモリ部９へのアクセスと副制御
部乙１３ｂと副制御部丙１３ｃと副制御部丁１３ｄのい
づれかからのコモンメモリ部９へのアクセスに対して、
排他的動作をすることなく実施できる。なお、図５で
は、主メモリ部、ＤＭＡ制御部、さらに、副メモリ部、
ＤＭＡ制御部を図示省略している。

【００３６】このように同時にコモンメモリ部９に対し
てアクセスすることが従来の主メモリ調停回路を必要と
せず実現できる。これにより、複数の制御部を有するデ
ータの相互転送における主制御部の処理能力の向上を極
めて簡単な回路構成で制御でき、実用的には極めて有効
である。

【００３７】

【発明の効果】以上説明したように請求項１の発明によ
れば、ＤＭＡ制御部甲が主メモリ部甲とコモンメモリ部
との間で、また、ＤＭＡ制御部乙が主メモリ部乙とコモ
ンメモリ部との間でそれぞれ独立してアクセスすること
ができるために従来に比べてプラント監視装置の処理率
の向上を図ると共に、シンプルな構成となる。

【００３８】請求項２の発明によれば、主制御部と複数
の副制御部との間のコモンメモリ部へ主制御部からのア
クセスと複数のいずれかの副制御部からのアクセスとが
できるためにプラント監視装置の処理率の向上が図ら
れ、シンプルな構成を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すプラント監視装置の
構成図である。

【図２】図１のプラント監視装置に備えるコモンメモリ
部の構成図である。

【図３】デュアルポート画像メモリの概念図である。

【図４】図１の動作を説明するためのフローチャートで
ある。

【図５】本発明の第２実施例を示す入出力制御部の構成
図である。

【図６】従来例を示すプラント監視装置の構成図であ
る。

【符号の説明】

３ 入出力制御装置 ３Ｂ 入出力制御部 ４ａ 主制御部甲 ４ｂ 主制御部乙 ４ｃ 副制御部丙 ４ｄ 副制御部丁 ５ａ 主メモリ部甲 ５ｂ 主メモリ部乙 ６ａ ＤＭＡ制御部甲 ６ｂ ＤＭＡ制御部乙 ９ コモンメモリ部 １０ デュアルポート画像メモリ １１ ＲＡＭバスライン １２ ＳＡＭバスライン １３ａ 主制御部甲 １３ｂ 副制御部乙 １３ｃ 副制御部丙 １３ｄ 副制御部丁

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ等による主制御部甲
   と、主制御部甲が管理を行う主メモリ部甲と、マイクロ
   プロセッサ等による主制御部乙と主制御部乙が管理を行
   う主メモリ部乙と、前記主制御部甲と前記主制御部乙と
   が共有するコモンメモリ部と、前記主メモリ部甲のデー
   タと前記コモンメモリ部とのデータを転送するＤＭＡ制
   御部甲と、前記主メモリ部乙のデータと前記コモンメモ
   リ部とのデータを転送するＤＭＡ制御部乙とからなる入
   出力制御装置を有するプラント監視装置において、 前記コモンメモリ部にシリアルポートおよびパラレルポ
   ートの双方から独立して読みだし、書き込みのアクセス
   可能とするシリアルポートを有するデュアルポート画像
   メモリを前記主メモリ部乙のバスサイズと前記デュアル
   ポート画像メモリのシリアルポート数とに合わせて少な
   くとも１以上の前記デュアルポート画像メモリを備え、 前記デュアルポート画像メモリのパラレルポート側を前
   記主制御部甲へのバスラインに接続する一方、シリアル
   ポート側を前記主制御部乙のバスラインに接続すること
   を特徴とするプラント監視装置。
2. 【請求項２】 マイクロプロセッサ等による主制御部
   と、主制御部が管理を行う主メモリ部と、マイクロプロ
   セッサ等による複数の副制御部と前記各副制御部が管理
   を行う各副メモリ部と、前記主制御部と前記各副制御部
   とが共有するコモンメモリ部と、前記主メモリ部のデー
   タと前記コモンメモリ部とのデータを転送するＤＭＡ制
   御部と、前記各副メモリ部のデータと前記コモンメモリ
   部とのデータを転送するＤＭＡ制御部とからなる入出力
   制御装置を有するプラント監視装置において、 前記コモンメモリ部にシリアルポートおよびパラレルポ
   ートの双方から独立して読みだし、書き込みのアクセス
   可能とするシリアルポートを有するデュアルポート画像
   メモリを前記副メモリ部のバスサイズと前記デュアルポ
   ート画像メモリのシリアルポート数とに合わせて少なく
   とも１以上の前記デュアルポート画像メモリを備え、 前記デュアルポート画像メモリのパラレルポート側を前
   記主制御部へのバスラインに接続する一方、シリアルポ
   ート側を前記副制御部のバスラインに接続することを特
   徴とするプラント監視装置。