JPS60257559A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
- Publication number
- JPS60257559A JPS60257559A JP59114202A JP11420284A JPS60257559A JP S60257559 A JPS60257559 A JP S60257559A JP 59114202 A JP59114202 A JP 59114202A JP 11420284 A JP11420284 A JP 11420284A JP S60257559 A JPS60257559 A JP S60257559A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- integrated circuit
- circuit device
- well
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＣＭ（５８集積回路装置の構造に関する。
第１図は０ＭＯ８回路の基本構造を示す断面図であり、
１はＮ−基板、２はＰウェル領域、３はＮ型イオンを打
込んで作成したＮチャンネルトランジスタのソースおよ
びドｉ／イン、４はＰウェル領域２の１個所以上にＰ型
イオンを打込んで作成した一領域である。通常このＰ＋
領域４はω山配線により接続されて接地電位に保持され
る。
１はＮ−基板、２はＰウェル領域、３はＮ型イオンを打
込んで作成したＮチャンネルトランジスタのソースおよ
びドｉ／イン、４はＰウェル領域２の１個所以上にＰ型
イオンを打込んで作成した一領域である。通常このＰ＋
領域４はω山配線により接続されて接地電位に保持され
る。
しかしながら近年、人工衛星塔載等により放射線の影響
を受けると酸化膜中に正の電荷が発生して蓄積され、Ｎ
チャンネルトランジスタの青の低下となって現われる。
を受けると酸化膜中に正の電荷が発生して蓄積され、Ｎ
チャンネルトランジスタの青の低下となって現われる。
また酸化膜が厚くなるとこの影響はさらに大きくなり、
ＶＴ２の低下という問題か生じる。
ＶＴ２の低下という問題か生じる。
本発明？、寸上記従来例の点に鑑み提案されたものであ
り、Ｐ−基板あるいはＰウェルの電位を負にすることに
より、放射線の影響を受けてディプレッション状態に近
くなっているＮチャンネルトランジスタのｖｙおよびＶ
Ｔｔの値を大きくしたＣｔＭＯ８型集積回路装置の提供
を目的とする。
り、Ｐ−基板あるいはＰウェルの電位を負にすることに
より、放射線の影響を受けてディプレッション状態に近
くなっているＮチャンネルトランジスタのｖｙおよびＶ
Ｔｔの値を大きくしたＣｔＭＯ８型集積回路装置の提供
を目的とする。
本発明の構成はＰ−基板あるいはＰウェルが負電位に設
定されていることを特徴とする。
定されていることを特徴とする。
以下図面を参照して本発明の詳細な説明する。
第２図は本発明の実施例に係るＣＭＯ８基本回路の構成
を示す断面図であり、第１図と同じ番号は同じものを示
している。９はＰウェル基板に負電位を与える電源であ
り、Ｐ領域４に接続されている。
を示す断面図であり、第１図と同じ番号は同じものを示
している。９はＰウェル基板に負電位を与える電源であ
り、Ｐ領域４に接続されている。
次に本発明の動作について説明する。
ＮチャンネルＭＯ８ＦＦｉＴのＶＴは、簡単に近似する
と ＶＴ雨Ｋ】σηコ’Ｂ８−更Ｑｓｓ という様に表
わさε０χ れ’ ＶＢＳとＶＴの関係を図示すると第３図のように
なる。ここで、Ｋ１はゲート官化膜の厚さｔｏχ、酸化
膜の誘電率ε０χによって定まる定数、φＦは半導体の
フェルミレベル、 ＶＢＳはパックバイアス１ｌＥＥＥ
。
と ＶＴ雨Ｋ】σηコ’Ｂ８−更Ｑｓｓ という様に表
わさε０χ れ’ ＶＢＳとＶＴの関係を図示すると第３図のように
なる。ここで、Ｋ１はゲート官化膜の厚さｔｏχ、酸化
膜の誘電率ε０χによって定まる定数、φＦは半導体の
フェルミレベル、 ＶＢＳはパックバイアス１ｌＥＥＥ
。
Ｑｓｓはゲート酸化膜中やゲート酸化膜と半導体との界
面に存在する表面準位等である。この式から容易にわか
るように放射線の影響によりＱｓｓが増すとＶＴは小さ
くなるか電源９によりバックバイアス電圧ＶＩ１８を印
加するとｖＴは大きくなる方向に動く。即ち、ＱｓＩ３
によ、ってＶＴか低下した分はＶＢＳを４１１ 印加す
ることにより補償できるので、ａｂｆｏｓ回路ｔ。
面に存在する表面準位等である。この式から容易にわか
るように放射線の影響によりＱｓｓが増すとＶＴは小さ
くなるか電源９によりバックバイアス電圧ＶＩ１８を印
加するとｖＴは大きくなる方向に動く。即ち、ＱｓＩ３
によ、ってＶＴか低下した分はＶＢＳを４１１ 印加す
ることにより補償できるので、ａｂｆｏｓ回路ｔ。
の安定した動作が可能となる。
この場合、Ｐ＋領域を通して与えるＰウェＡ／４の負の
電位は、外部から与えるものであってもよく、また第４
図に示すような負電位発生回路を内蔵し、その出力をＰ
ウェル電位として与えるものであってもよい。
電位は、外部から与えるものであってもよく、また第４
図に示すような負電位発生回路を内蔵し、その出力をＰ
ウェル電位として与えるものであってもよい。
尚、本実施例ではＮ−基板、Ｐウェル構造の場合を説明
したが、第５図のようにＰ−基板のウェル構造の場合に
は、Ｐ−基板１０の電位を負にすることにより同様の効
果が得られる。
したが、第５図のようにＰ−基板のウェル構造の場合に
は、Ｐ−基板１０の電位を負にすることにより同様の効
果が得られる。
本発明は以上説明したように、ＣＭ５Ｓ集積回路装置に
おいてＰ−基板あるいはＰウニ／Ｉ／電位を負にするこ
とにより、放射線照射を受けた際の動作をより安定化す
る効果がある。
おいてＰ−基板あるいはＰウニ／Ｉ／電位を負にするこ
とにより、放射線照射を受けた際の動作をより安定化す
る効果がある。
第１図は従来例に係る従来例に係る０ＭＯ８回路の基本
構造を示す断面図、第２図は本発明の実施例に係るＣＭ
ＯＳ基本回路の構成を示す断面図、第３図はバックバイ
アス電圧ＶＢ８と物の関係を示す図、第４図は本発明の
実施例に係るＣＭＯＳ集積回路に内蔵された負電位発生
回路の回路構成図、第５図はＰ−基板Ｎウェル構造の本
発明の別の実施例に係るＣＭＯＳ基本回路の構成を示す
断面図である。 １・・・Ｎ型基板 ２・・・Ｐウェル領域３・・−Ｎチ
ャンネルトランジスタのソース、ドレイン ４・・・Ｐウェルの電位をとる拡散層 ５・１・酸化Ｍ ｅ−・ゲートポリシリコニ７−・・Ｐ
チャンネルトランジスタのソース、ドレイン ８・・・Ｎ型基板の電位をとる拡散層 ９・・・負電圧供給電源 １０・・−Ｐ型基板 １１・・・Ｎウェル領域１４・・
・Ｐ型基板の電位をとる拡散層１５・・・Ｎウェル電位
をとる拡散層 １６・・・負電位発生回路出力 第１圓 Ｍ２図 第３図 第４図 第５図
構造を示す断面図、第２図は本発明の実施例に係るＣＭ
ＯＳ基本回路の構成を示す断面図、第３図はバックバイ
アス電圧ＶＢ８と物の関係を示す図、第４図は本発明の
実施例に係るＣＭＯＳ集積回路に内蔵された負電位発生
回路の回路構成図、第５図はＰ−基板Ｎウェル構造の本
発明の別の実施例に係るＣＭＯＳ基本回路の構成を示す
断面図である。 １・・・Ｎ型基板 ２・・・Ｐウェル領域３・・−Ｎチ
ャンネルトランジスタのソース、ドレイン ４・・・Ｐウェルの電位をとる拡散層 ５・１・酸化Ｍ ｅ−・ゲートポリシリコニ７−・・Ｐ
チャンネルトランジスタのソース、ドレイン ８・・・Ｎ型基板の電位をとる拡散層 ９・・・負電圧供給電源 １０・・−Ｐ型基板 １１・・・Ｎウェル領域１４・・
・Ｐ型基板の電位をとる拡散層１５・・・Ｎウェル電位
をとる拡散層 １６・・・負電位発生回路出力 第１圓 Ｍ２図 第３図 第４図 第５図
Claims (2)
- （１）Ｐ−基板あるいはＰウェルが負電位に設定される
ことを特徴とするｃＭｏｓ集積回路装置。 - （２）Ｐ−基板あるいはＰウェルの負電位設定は、内蔵
した負電位発生回路の出力に接続されることにより行わ
れるものであることを特徴とする特許請求の範囲第１項
に記載のｃＩＶ４ｏｓ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114202A JPS60257559A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114202A JPS60257559A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257559A true JPS60257559A (ja) | 1985-12-19 |
Family
ID=14631760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114202A Pending JPS60257559A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196469A (ja) * | 1989-01-25 | 1990-08-03 | Fujitsu Ltd | 半導体装置 |
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
| US7180150B2 (en) * | 2003-12-31 | 2007-02-20 | Dongbu Electronics Co., Ltd. | CMOS image sensor and method for detecting color sensitivity thereof |
-
1984
- 1984-06-04 JP JP59114202A patent/JPS60257559A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196469A (ja) * | 1989-01-25 | 1990-08-03 | Fujitsu Ltd | 半導体装置 |
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
| US7180150B2 (en) * | 2003-12-31 | 2007-02-20 | Dongbu Electronics Co., Ltd. | CMOS image sensor and method for detecting color sensitivity thereof |
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